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公开(公告)号：KR101308046B1
公开(公告)日：2013-09-26
申请号：KR1020060132912
申请日：2006-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/4074 , G11C11/4091 , G11C11/4094
Abstract: 본 발명은 커패시터리스(capacitor-less) 동적 반도체 메모리 장치를 공개한다. 이 장치는 워드라인에 연결된 게이트들과 복수개의 비트 라인들 각각에 연결된 드레인들과 복수개의 소스 라인들 각각에 연결된 소스들을 가지는 플로팅 바디 트랜지스터를 각각 구비하는 메모리 셀들, 워드라인에 연결된 게이트와 제 1 더미 비트라인에 연결된 드레인과 제1더미 소스라인에 연결된 소스를 가지는 플로팅 바디 트랜지스터를 구비하고 데이터 “1”이 저장된 제1더미 셀, 워드라인에 연결된 게이트와 제 2 더미비트라인에 연결된 드레인과 제2더미 소스라인에 연결된 소스를 가지는 플로팅 바디 트랜지스터를 구비하고 데이터 “0”이 저장된 제2더미 셀, 등화신호에 응답해서 제 1 더미비트라인과 제 2 더미비트라인을 등화하는 등화트랜지스터, 비트라인선택신호에 응답해서 복수개의 비트라인들 중 하나를 선택하여 감지비트라인에 연� ��하는 비트라인선택기, 제1 및 제2더미비트라인선택신호들 각각에 응답해서 제 1 및 더미비트라인들중의 하나를 선택하여 반전 감지 비트라인에 연결하는 더미비트라인연결부, 및 감지 비트라인과 반전 감지 비트라인의 전압 차를 감지하여 증폭하는 센싱부로 구성되어 있다.
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公开(公告)号：KR1020080058798A
公开(公告)日：2008-06-26
申请号：KR1020060132902
申请日：2006-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/4094 , G11C11/4091
CPC classification number: G11C11/4091 , G11C11/4096 , G11C2207/002 , G11C2207/005 , G11C2211/4016
Abstract: A capacitor-less dynamic semiconductor memory device and a method of operating the same are provided to suppress the increase of memory size, by using a shared bit line voltage sense amplifier directly sensing and amplifying voltage difference generated in bit lines. A memory block(410) includes memory cells comprising a floating body transistor having a gate connected to a word line, a drain connected to each of a number of bit line pairs and a source connected to a source line. A bit line selection part(420) connects one of the bit line pairs to a middle bit line pair in response to bit line selection signals. At least two sense amplification parts sense and amplify voltage difference of each sensing bit line pair. A control part connects the middle bit line pair to a sensing bit line pair of the two sense amplification parts in turn.
Abstract translation: 提供一种无电容动态半导体存储器件及其操作方法，通过使用共享的位线电压读出放大器来直接感测和放大在位线中产生的电压差来抑制存储器大小的增加。 存储器块（410）包括存储器单元，其包括具有连接到字线的栅极的浮动体晶体管，连接到多个位线对中的每一个的漏极和连接到源极线的源极。 位线选择部分（420）响应于位线选择信号将位线对之一连接到中间位线对。 至少两个感测放大部分感测和放大每个感测位线对的电压差。 控制部分依次将中间位线对连接到两个感测放大部分的感测位线对。
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公开(公告)号：KR100644223B1
公开(公告)日：2006-11-10
申请号：KR1020050117842
申请日：2005-12-06
Applicant: 삼성전자주식회사
IPC: H01L27/115
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公开(公告)号：KR1020110006238A
公开(公告)日：2011-01-20
申请号：KR1020090063787
申请日：2009-07-14
Applicant: 삼성전자주식회사
CPC classification number: G11C17/16 , G11C17/18 , G11C29/785
Abstract: PURPOSE: A redundancy circuit, a semiconductor memory device including the same, and a method for repairing the semiconductor memory device are provided to reduce the occupied area of a fuse cell by comprising the fuse cell using the nonvolatile property of a transistor. CONSTITUTION: A fuse set circuit(200) comprises first and second transistors with different contact resistors with the same size. The fuse set circuit stores a fuse address which displays a defect cell in a repair process and includes a plurality of fuse cell which outputs repair address corresponding to the stored fuse address. A fuse control circuit(100) controls fuse cells to store the fuse address in fuse cells in response to a program signal and a precharge signal.
Abstract translation: 目的：提供一种冗余电路，包括该半导体存储器件的半导体存储器件和修补半导体存储器件的方法，通过使用晶体管的非易失性特性来包括熔丝单元来减小熔丝单元的占用面积。 构成：保险丝组电路（200）包括具有相同尺寸的不同接触电阻器的第一和第二晶体管。 保险丝组电路存储在修复处理中显示缺陷单元的熔丝地址，并且包括输出对应于所存储的熔丝地址的修复地址的多个熔丝单元。 熔丝控制电路（100）响应于编程信号和预充电信号控制熔丝单元将熔丝地址存储在熔丝单元中。
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公开(公告)号：KR1020090110494A
公开(公告)日：2009-10-22
申请号：KR1020080036026
申请日：2008-04-18
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C11/404 , G11C11/4076 , G11C11/4099 , G11C2211/4016
Abstract: PURPOSE: A semiconductor memory device is provided to perform data read operation according to the change of the current amount and change of the ambient temperature. CONSTITUTION: The semiconductor memory device includes the reference voltage generator, the first and the second precharging part(300) and the sense amp part. The reference voltage generator includes the reference memory cell. The reference voltage generator produces the reference voltage of the bit line sensing corresponding to the current amount which flows in the reference memory cell in data read operation. The first and the second precharging part precharge the bit line connected to memory cells to the reference voltage level. The sense amp portion amplifies and senses the difference of the voltage which flows between the bit line connected to memory cells.
Abstract translation: 目的：提供半导体存储器件，以根据当前量的变化和环境温度的变化来执行数据读取操作。 构成：半导体存储器件包括参考电压发生器，第一和第二预充电部分（300）和感测放大器部分。 参考电压发生器包括参考存储单元。 参考电压发生器产生对应于在数据读取操作中在参考存储单元中流动的当前量的位线感测的参考电压。 第一和第二预充电部分将连接到存储器单元的位线预充电到参考电压电平。 感测放大器部分放大并感测在连接到存储器单元的位线之间流动的电压的差异。
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Patent Agency Ranking
公开(公告)号：KR100885717B1
公开(公告)日：2009-02-27
申请号：KR1020060117028
申请日：2006-11-24
Applicant: 삼성전자주식회사
IPC: G11C11/4074 , G11C11/4094 , G11C11/4091
CPC classification number: G11C11/404 , G11C11/4076 , G11C2211/4016
Abstract: 본 발명은 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법을 공개한다. 이 장치는 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 공통 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 공통 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀, 라이트 동작시에, 제1라이트 기간동안 상기 공통 소스 라인으로 제1전압을, 상기 워드 라인으로 네거티브 제2전압을, 제1센스인에이블 제어전압으로 제3전압을, 제2센스인에이블 제어전압으로 상기 제1전압을 인가하고, 제2라이트 기간동안 상기 공통 소스 라인으로 제4전압을, 상기 워드 라인으로 상기 제1전압을 인가하는 제어부, 및 상기 제1 및 제2 센스인에이블 제어전압에 응답하여 상기 제1라이트 기간동안 상기 비트 라인과 상기 반전 비트 라인을 각각 상기 제3전압과 상기 제1전압으로 증폭하는 센싱부를 구비하고, 상기 제1 내지 제4 전압은 접지 전압과 같거나 높은 전압인 것을 특징으로 한다. 따라서 데이터 라이트 시에 전력 소모가 작으며, 비트 라인쌍으로 네거티브 전압을 인가하지 않고 데이터 "0"을 라이트 하는 것이 가능하다.
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公开(公告)号：KR1020050122971A
公开(公告)日：2005-12-29
申请号：KR1020040048664
申请日：2004-06-26
Applicant: 삼성전자주식회사
Inventor： 박덕하
IPC: G11C11/40
CPC classification number: G11C11/4093 , G11C7/02 , G11C11/4087 , G11C11/4096
Abstract: 패리티 비트를 가지는 균등 분할 셀 어레이 블록으로 구성된 집적회로 메모리 장치가 개시된다. 상기 패리티 비트를 위한 셀들을 포함하는 집적회로 메모리 장치에서는, 균등한 회로로 구성되는 셀 어레이 블록을 포함한다. 따라서, 균등한 회로로 구성되는 셀 어레이 블록들은 모두 같은 회로 구성을 가지는 X-콘트롤부들의 제어를 받고, 또한 모두 같은 회로 구성을 가지는 Y-콘트롤부들의 제어를 받으므로, 전체 회로 레이아웃 시에, 엔지니어는 콘트롤 회로 블록(X-콘트롤부 또는 Y-콘트롤부)과 셀 어레이 블록을 하나의 균등한 블록으로 구성하고 동일한 구조가 필요한 부분에 카피하여 반복적으로 사용할 수 있다.
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公开(公告)号：KR100385959B1
公开(公告)日：2003-06-02
申请号：KR1020010030521
申请日：2001-05-31
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G05F1/465
Abstract: A semiconductor memory device internal voltage generator and internal voltage generating method are disclosed. The device and method are capable of supplying a uniform amount of electric charge and generating a stable internal voltage, despite variations in an external voltage. The internal voltage generator includes a PMOS driving transistor having a source connected to the external voltage, a gate connected to a driving signal, and a drain that supplies the internal voltage. The interval voltage generator also includes a driving signal generator that generates the driving signal in response to a control signal. The driving signal generator maintains a voltage between the gate and source of the PMOS driving transistor at a substantially uniform voltage level despite variations in the external voltage.
Abstract translation: 公开了半导体存储器件内部电压发生器和内部电压发生方法。 该装置和方法能够提供均匀的电荷量并产生稳定的内部电压，而不管外部电压如何变化。 内部电压发生器包括具有连接到外部电压的源极，连接到驱动信号的栅极和提供内部电压的漏极的PMOS驱动晶体管。 间隔电压发生器还包括响应于控制信号产生驱动信号的驱动信号发生器。 尽管外部电压变化，驱动信号发生器仍将PMOS驱动晶体管的栅极和源极之间的电压保持在基本均匀的电压电平。
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公开(公告)号：KR1020030006226A
公开(公告)日：2003-01-23
申请号：KR1020010041923
申请日：2001-07-12
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G11C5/147 , G05F3/247 , G11C11/4074
Abstract: PURPOSE: A semiconductor memory device is provided to be capable of preventing an internal power supply voltage for array from being overshot over a predetermined voltage level. CONSTITUTION: An internal power supply voltage generator circuit(100) generates an internal power supply voltage(VCCA) lower than an external power supply voltage(EVC). The internal power supply voltage(VCCA) is supplied to a load circuit(120) that charges a bit line connected to a memory cell. An overshoot limiting circuit(140) is connected to an output terminal(130) of the internal power supply voltage generating circuit(100). The overshoot limiting circuit(140) discharges charges corresponding to an excessively increased voltage, when the internal power supply voltage(VCCA) of a voltage supply line(130). The overshoot limiting circuit(140) consists of diode-connected NMOS transistors.
Abstract translation: 目的：提供半导体存储器件以能够防止阵列的内部电源电压在预定的电压电平上超时。 构成：内部电源电压发生器电路（100）产生低于外部电源电压（EVC）的内部电源电压（VCCA）。 内部电源电压（VCCA）被提供给对存储单元连接的位线进行充电的负载电路（120）。 过冲限制电路（140）连接到内部电源电压产生电路（100）的输出端子（130）。 当电压供应线路（130）的内部电源电压（VCCA）（VCCA）时，过冲限制电路（140）对与过度升高的电压相对应的电荷进行放电。 过冲限制电路（140）由二极管连接的NMOS晶体管组成。
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10.发明公开
公开(公告)号：KR1020090075062A
公开(公告)日：2009-07-08
申请号：KR1020080000825
申请日：2008-01-03
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C11/404 , G11C8/08 , G11C8/14 , G11C11/4097 , G11C2211/4016 , H01L27/0207 , H01L27/108 , H01L27/10802 , H01L27/10882 , H01L29/7841 , H01L27/2463
Abstract: A semiconductor memory device comprising a memory cell array having dynamic memory cells is provided to transmit a sign efficiently by arranging a dynamic memory cell according the arrangement and structure of the memory cell. Source line(SL1-SL3) and a word line(WL1-WL4) are arranged at the same direction. Bit lines(BL1,BL2) are arranged to be crossed with the word line. Memory cells comprises a plurality of floating bodies. A source region and a drain region of the memory cell which are adjacent in bit line direction each other are shared. A source region arranged in word line direction is connected with the source line, and the gate of memory cells arranged in word line direction are connected so that the word line are formed.
Abstract translation: 提供包括具有动态存储器单元的存储单元阵列的半导体存储器件，以通过根据存储单元的布置和结构布置动态存储单元来有效地发送符号。 源极线（SL1-SL3）和字线（WL1-WL4）以相同的方向排列。 位线（BL1，BL2）布置成与字线交叉。 存储单元包括多个浮体。 与位线方向相邻的存储单元的源极区域和漏极区域共享。 以字线方向排列的源极区域与源极线连接，并且以字线方向排列的存储单元的栅极连接形成字线。
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