-
公开(公告)号：KR1020170046504A
公开(公告)日：2017-05-02
申请号：KR1020150146933
申请日：2015-10-21
Applicant: 삼성전자주식회사
IPC: H03K5/1252 , H03K5/156 , G06F1/10 , G11C7/22
CPC classification number: H03K5/135 , H03K5/05 , H03K19/20 , H03K2005/00078 , H03K2005/00234
Abstract: 디스큐기능을갖는클락발생회로및 상기회로를포함하는ㅂㄴ도체집적회로장치가개시된다. 본발명의클락발생회로는제1 파형신호에기초하여입력클락신호를게이팅하여제1 출력신호를발생하는클락게이팅회로, 상기입력클락신호및 상기제2 파형신호를수신하여제2 출력신호를발생하는플립플롭, 및상기제1 출력신호와상기제2 출력신호를논리합하여, 상기입력클락신호의 N배의주기를가지는출력클락신호를발생하는논리합회로를포함한다.
Abstract translation: 公开了具有抗扭斜功能的时钟生成电路和包括该电路的导体集成电路装置。 本发明的时钟发生电路通过接收时钟选通电路，输入时钟信号和第二波形信号通过基于所述第一波形信号选通输入时钟信号以产生第一输出信号产生第二输出信号 以及OR电路，用于通过对第一输出信号和第二输出信号执行逻辑与运算来产生具有N倍于输入时钟信号的周期的输出时钟信号。
-
公开(公告)号：KR1019990085925A
公开(公告)日：1999-12-15
申请号：KR1019980018621
申请日：1998-05-22
Applicant: 삼성전자주식회사
IPC: G06F7/44
Abstract: 디지탈 통신시스템의 곱셈기 장치가, 승수를 2비트씩 끊어 부쓰의 알고리즘을 적용하므로써 부분합 계산시 승수의 2비트 마다 피승수를 덧셈 유무를 설정하는 래딕스-4 부쓰 구현하는 어레이와, 어레이가 캐리저장가산기 및 가중치 캐리저장가산기 들로 이루어지는 단들이 다수개로 이루어지며 단 들의 앞자리에 캐리저장가산기들을 배치하고 가산시 발생되는 캐리가 2비트가 되는 뒷자리에 전가산기 및 반가산기 형태의 가중치 캐리저장가산기들을 배치하는 어레이 곱셈수단과, 어레이 곱셈수단의 마지막 단에 연결되어 캐리룩-어헤드가산기로 구성된다.
-
公开(公告)号：KR101835615B1
公开(公告)日：2018-03-09
申请号：KR1020110043094
申请日：2011-05-06
Applicant: 삼성전자주식회사
CPC classification number: G06F1/3203 , G06F1/10 , G06F1/3287 , Y02D10/171
Abstract: 집적회로장치가개시된다. 상기집적회로장치는복수의전력영역블록들과, 코어와, 상기코어의제어에응답하여복수의전력영역블록들에공급되는전력을독립적으로제어하는전력제어회로를포함한다. 상기전력제어회로는복수의전력영역블록들에각각대응하는복수의전력클러스터들과중앙클러스터를포함한다. 각전력클러스터는코어의제어에응답하여상기복수의전력영역블록들중에서대응하는전력영역블록에공급되는전력을독립적으로제어한다. 상기중앙클러스터는상기코어의제어에응답하여상기복수의전력클러스터들의동작순서를제어한다.
-
公开(公告)号：KR1020110123698A
公开(公告)日：2011-11-15
申请号：KR1020110043094
申请日：2011-05-06
Applicant: 삼성전자주식회사
CPC classification number: G06F1/3203 , G06F1/10 , G06F1/3287 , Y02D10/171 , G06F1/26 , G06F13/14
Abstract: PURPOSE: An SoC, apparatus including the same, and power control method thereof are provided to reduce the area of a power control circuit of an IC device and the complexity of an IC device by configuring a power control circuit having a power cluster and a center cluster. CONSTITUTION: An SoC(System on Chip) includes power area blocks(131-13n), a core, and a power control circuit(140). The power control circuit controls power which is supplied to power area blocks in response to the control of the core. The power control circuit includes power clusters(141-14n) corresponding to electricity field blocks and a center cluster(150). The power cluster controls the power supplied to the power area block. The center cluster controls the operating sequence of power clusters in response to the control of the core.
Abstract translation: 目的：提供一种SoC，包括其的设备及其功率控制方法，通过配置具有功率簇和中心的功率控制电路来减少IC器件的功率控制电路的面积和IC器件的复杂性 簇。 构成：SoC（片上系统）包括功率区块（131-13n），核心和功率控制电路（140）。 功率控制电路响应于芯的控制而控制供应给功率区块的功率。 功率控制电路包括对应于电场块的功率簇（141-14n）和中心簇（150）。 电源组控制供电到电源区块的电源。 中心集群响应于核心的控制来控制功率集群的操作顺序。
-
公开(公告)号：KR1020100101448A
公开(公告)日：2010-09-17
申请号：KR1020090019948
申请日：2009-03-09
Applicant: 삼성전자주식회사
Inventor： 박봉일
CPC classification number: H03K23/66
Abstract: PURPOSE: A clock dividing circuit is provided to simplify the transfer path analysis of a clock signal in a semiconductor integrated circuit designing process by outputting a dividing clock signal through one flip-flop as the clock signal. CONSTITUTION: A clock signal(CK) is inputted to a controlling logic(120). The controlling logic outputs an enable signal(ENB) and a data signal(DA) in response with a dividing ratio(DIV). The controlling logic includes a counter(121) which outputs a count value(CNT). A flip-flop(110) generates a divided clock signal(DIVCK) in response with the enable signal and the data signal. The flip-flop includes an inverter and a latch. The inverter outputs a reversed clock signal by reversing the clock signal.
Abstract translation: 目的：提供时钟分频电路，通过一个触发器输出分频时钟信号作为时钟信号，简化半导体集成电路设计过程中的时钟信号的传输路径分析。 构成：将时钟信号（CK）输入到控制逻辑（120）。 控制逻辑响应分频比（DIV）输出使能信号（ENB）和数据信号（DA）。 控制逻辑包括输出计数值（CNT）的计数器（121）。 触发器（110）响应于使能信号和数据信号产生分频时钟信号（DIVCK）。 触发器包括反相器和锁存器。 变频器通过反转时钟信号输出反相时钟信号。
-
Patent Agency Ranking
-
公开(公告)号：KR101689556B1
公开(公告)日：2016-12-26
申请号：KR1020100092487
申请日：2010-09-20
Applicant: 삼성전자주식회사
CPC classification number: G06F1/3287 , Y02D10/171
Abstract: 계층적전력제어회로가개시된다. 상기계층적전력제어회로는각각이적어도하나의아이피를포함하는 N(N은 1보다큰 자연수) 개의전력영역들각각에배치되는 N 개의전력제어회로들을포함하며, 상기 N 개의전력제어회로들중에서 i(1
Abstract translation: 分级电源管理电路包括分别包括在N个电源域中的N个电源管理电路，每个电源域包括至少一个知识产权（IP），其中N是大于1的自然数。 来自N个电力管理电路的第i（1
-
公开(公告)号：KR101595287B1
公开(公告)日：2016-02-18
申请号：KR1020090019948
申请日：2009-03-09
Applicant: 삼성전자주식회사
Inventor： 박봉일
CPC classification number: H03K23/66
Abstract: 본발명의클럭분주회로는, 클럭신호및 분주비에따라서인에이블신호및 데이터신호를출력하는제어로직을포함한다. 플립플롭은클럭신호, 인에이블신호및 데이터신호에응답해서분주된클럭신호를출력한다. 클럭신호는플립플롭을통과해서바로분주된클럭신호로출력될수 있다. 그러므로클럭분주회로로입력되는분주비가다양하게변경되더라도클럭신호가분주된클럭신호로출력되는경로가동일하므로분주비에따른응답속도가동일하다.
-
公开(公告)号：KR1020150117849A
公开(公告)日：2015-10-21
申请号：KR1020140043479
申请日：2014-04-11
Applicant: 삼성전자주식회사
IPC: G09G5/36
CPC classification number: G09G5/18 , G09G5/12 , G09G2330/021 , G09G2340/0435
Abstract: 본발명의일 실시예에따르면, 프레임동기신호를수신하고, 상기프레임동기신호의적어도하나의펄스에동기(synchronize)되어 M 및 N 값(상기 M 및 N은자연수)을변경하는퍼프레임(perframe) 컨트롤러, 및입력클락을 N/M 분주(dividing)하여픽셀클락을생성하고출력하는분수분주기를포함하는디스플레이시스템이제공된다.
Abstract translation: 根据本发明的实施例，提供了一种显示系统。 显示系统包括：每帧控制器，用于接收帧同步信号，并且与帧同步信号的至少一个脉冲同步地改变M值和N值（M和N是自然数）; 以及分数分割器，用于通过执行N / M分割操作来分割输入时钟来产生和输出像素时钟。
-
公开(公告)号：KR1020120030763A
公开(公告)日：2012-03-29
申请号：KR1020100092487
申请日：2010-09-20
Applicant: 삼성전자주식회사
CPC classification number: G06F1/3287 , Y02D10/171 , G06F1/26
Abstract: PURPOSE: A hierarchical power control circuit, a power control method using the same, and an SoC device are provided to reduce power consumption of a power control circuit by controlling the operation of an IP. CONSTITUTION: Power control circuits(100) are arranged in electricity fields including an IP(Intellectual Property). The power control circuit controls power supply in response to a power source control request from the power control circuit. The power control circuit controls the operation of the IP.
Abstract translation: 目的：提供分层功率控制电路，使用该功率控制方法的功率控制方法和SoC装置，以通过控制IP的操作来降低功率控制电路的功耗。 规定：电力控制电路（100）安排在包括IP（知识产权）在内的电场中。 功率控制电路响应于来自功率控制电路的电源控制请求来控制电源。 电源控制电路控制IP的运行。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.026 seconds)
