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    반도체 집적회로 장치 및 그 제조방법
    3.
    发明公开
    반도체 집적회로 장치 및 그 제조방법 有权
    半导体集成电路器件和制造方法的器件

    公开(公告)号：KR1020110112642A

    公开(公告)日：2011-10-13

    申请号：KR1020100031864

    申请日：2010-04-07

    Applicant: 삼성전자주식회사

    Inventor： 김용돈 ,  장훈 ,  박서인

    IPC: H01L21/8234 ,  H01L29/10 ,  H01L29/66 ,  H01L29/78 ,  H01L29/06 ,  H01L29/08

    CPC classification number: H01L21/823493 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/66659 ,  H01L29/7816 ,  H01L29/7835

    Abstract: 반도체 집적회로 장치의 제조방법이 제공된다. 반도체 집적회로 장치의 제조방법은 제1 농도의 제1 도전형의 기판을 준비하고, 블랭크 임플란트(blank implant)를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층을 형성하고, 매몰 불순물층이 형성된 기판 상에 에피층을 형성하고, 에피층 내부 또는 상부에 반도체 소자 및 소자 분리 영역을 형성하는 것을 포함한다.

    Abstract translation: 一种半导体集成电路器件和半导体集成电路器件的制造方法，该方法包括：制备包括第一导电型杂质的第一导电型衬底，使得第一导电型衬底具有第一杂质浓度; 使用空白注入形成掩埋杂质层，使得所述掩埋杂质层包括第一导电型杂质并且具有高于所述第一杂质浓度的第二杂质浓度; 在其上具有掩埋杂质层的衬底上形成外延层; 以及在外延层中或外延层上形成半导体器件和器件隔离区。

    반도체 소자 및 그의 제조 방법
    4.
    发明公开
    반도체 소자 및 그의 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140091787A

    公开(公告)日：2014-07-23

    申请号：KR1020120149897

    申请日：2012-12-20

    Applicant: 삼성전자주식회사

    Inventor： 장재준 ,  김현주 ,  박서인

    IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/092 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/1045 ,  H01L29/4983 ,  H01L29/66659 ,  H01L29/7816 ,  H01L29/7835

    Abstract: Provided are a semiconductor device and a method for fabricating the same. The semiconductor device comprises a semiconductor substrate; a drain region which is located in the semiconductor substrate; a body region which is located in the semiconductor substrate and is separated from the drain region; a source region which is located in the body region; and a gate pattern which includes a first gate which is formed on the semiconductor substrate and is adjacent to the source region and a second gate which is adjacent to the drain region. The gate pattern includes a first conductive dopant. The concentration of the first conductive dopant in the first gate is higher than the concentration of the first conductive dopant in the second gate.

    Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括半导体衬底; 位于所述半导体衬底中的漏区; 身体区域，其位于所述半导体衬底中并与所述漏极区域分离; 源区域，其位于身体区域中; 以及栅极图案，其包括形成在所述半导体衬底上并且与所述源极区域相邻的第一栅极和与所述漏极区域相邻的第二栅极。 栅极图案包括第一导电掺杂剂。 第一栅极中的第一导电掺杂剂的浓度高于第二栅极中的第一导电掺杂剂的浓度。

    반도체 소자
    5.
    发明公开
    반도체 소자 无效
    半导体器件

    公开(公告)号：KR1020080070207A

    公开(公告)日：2008-07-30

    申请号：KR1020070007918

    申请日：2007-01-25

    Applicant: 삼성전자주식회사

    Inventor： 김현수 ,  김상수 ,  김명수 ,  김운용 ,  조성일 ,  유봉호 ,  박서인

    IPC: H01L21/336

    Abstract: A semiconductor device is provided to form a second silicon layer pattern which is doped with the same as a first silicon layer pattern so as to preclude junction leakage from the metal silicide layer pattern to the semiconductor substrate even if the width of the metal silicide layer pattern is narrow. A semiconductor device comprises a first conductive type semiconductor substrate(400), a plurality of STI(Shallow Trench Isolation) regions(100), a metal silicide layer pattern(200), a first silicon layer pattern(300), and a second silicon layer pattern(350). The STI regions are filled with an insulating layer. The metal silicide layer pattern is placed between the STI regions. The first silicon layer pattern is formed below the metal silicide layer pattern. The second silicon layer pattern is formed below the first silicon layer pattern. A lower surface of the second silicon layer pattern is higher than a lower surface of the STI region.

    Abstract translation: 提供半导体器件以形成第二硅层图案，其掺杂有与第一硅层图案相同的第二硅层图案，以便防止金属硅化物层图案到半导体基板的结泄漏，即使金属硅化物层图案的宽度 狭窄。 半导体器件包括第一导电类型半导体衬底（400），多个STI（浅沟槽隔离）区域（100），金属硅化物层图案（200），第一硅层图案（300）和第二硅 层图案（350）。 STI区填充有绝缘层。 金属硅化物层图案放置在STI区域之间。 第一硅层图案形成在金属硅化物层图案下方。 第二硅层图案形成在第一硅层图案下方。 第二硅层图案的下表面高于STI区域的下表面。

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