公开(公告)号：KR1020040000068A

公开(公告)日：2004-01-03

申请号：KR1020020034996

申请日：2002-06-21

Applicant: 삼성전자주식회사

Inventor： 이규현 ,  정태영 ,  조창현 ,  박양근 ,  김상범

IPC: H01L27/108

CPC classification number: H01L28/60 ,  H01L21/76895 ,  H01L28/91 ,  Y10S257/908

Abstract: PURPOSE: A semiconductor memory device and a fabricating method therefor are provided to arrange a storage electrode on a plane by forming a wiring pad between a contact plug and a storage electrode. CONSTITUTION: A semiconductor memory device includes an interlayer dielectric(212), a storage node contact plug(216), a material layer(220), a wiring pad(218), and a storage electrode(222). The interlayer dielectric(212) having a plurality of storage node contact holes is formed on a semiconductor substrate(210). The storage node contact plug(216) is buried into the storage node contact hole. The material layer(220) has a wiring pad hole to expose the storage node contact plug(216). The wiring pad(218) is buried into the wiring pad hole. The storage electrode(222) is connected to the wiring pad(218).

Abstract translation: 目的：提供一种半导体存储器件及其制造方法，通过在接触插塞和存储电极之间形成布线衬垫，将存储电极布置在平面上。 构成：半导体存储器件包括层间电介质（212），存储节点接触插塞（216），材料层（220），布线焊盘（218）和存储电极（222）。 具有多个存储节点接触孔的层间电介质（212）形成在半导体衬底（210）上。 存储节点接触插头（216）埋入存储节点接触孔中。 材料层（220）具有用于使存储节点接触插头（216）露出的布线焊盘孔。 布线板（218）埋入布线板孔中。 存储电极（222）连接到布线板（218）。

公开(公告)号：KR1020070006522A

公开(公告)日：2007-01-11

申请号：KR1020050061926

申请日：2005-07-08

Applicant: 삼성전자주식회사

Inventor： 이진우 ,  박양근 ,  이주용

IPC: H01L21/283

CPC classification number: H01L27/10855 ,  H01L21/76877 ,  H01L27/10888 ,  H01L27/10891

Abstract: A semiconductor device having a contact plug and a manufacturing method thereof are provided to prevent electrical short with a neighboring direct contact pad by forming an additional landing pad on a buried contact pad to generate a step with respect to the neighboring direct contact pad. An isolation layer(101) is formed on a predetermined region of a semiconductor substrate(100) to define active regions(103a,103b,103c). Word lines are formed to cross the active regions. A direct contact pad(109) and a buried contact pad(111) are formed on the active regions between the word lines to be electrically connected to the active regions. An additional landing pad is formed on the buried contact pad to be overlapped with a part of at least the buried contact pad. An interlayer dielectric including the additional lading pad is formed on a substrate where the additional landing pad is formed. A storage node contact plug(137a) is electrically connected to the additional landing pad by passing through the interlayer dielectric.

Abstract translation: 提供一种具有接触插塞及其制造方法的半导体器件，用于通过在掩埋接触焊盘上形成附加的接合焊盘以相对于相邻直接接触焊盘产生台阶来防止与相邻的直接接触焊盘的电短路。 隔离层（101）形成在半导体衬底（100）的预定区域上以限定有源区（103a，103b，103c）。 字线形成为穿过有源区域。 直接接触焊盘（109）和埋入接触焊盘（111）形成在字线之间的有源区域上以电连接到有源区。 在掩埋接触焊盘上形成另外的着陆焊盘以与至少埋入接触焊盘的一部分重叠。 在其上形成附加着陆焊盘的基板上形成包括附加的焊盘的层间电介质。 存储节点接触插头（137a）通过穿过层间电介质电连接到附加着陆焊盘。

公开(公告)号：KR1020050046930A

公开(公告)日：2005-05-19

申请号：KR1020030080549

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 백경윤 ,  송창룡 ,  고용선 ,  서전석 ,  김재환 ,  배용국 ,  오석환 ,  이동준 ,  여기성 ,  김대중 ,  김용태 ,  박양근

IPC: H01L27/10

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 육방정계 배열의 캐패시터를 갖는 반도체 소자와 그 제조방법에 관한 것이다. 본 발명에 의한 반도체 소자 및 그 제조방법은 반도체 기판의 활성영역이 종횡(縱橫)으로 일정한 등간격의 매트릭스 형태인 스트레이트 셀과, 스트레이트 셀과 연결되도록 지그재그 형태로 배열된 버퍼패드 패턴과, 버퍼패드 패턴의 상부에 육방정계 배열을 갖는 하부전극 패턴을 형성하는 것을 포함한다.
본 발명에 의한 육방정계 배열의 캐패시퍼를 갖는 반도체 소자에 의하면, 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공할 수 있고 하부전극 패턴과 하부전극의 콘택 패턴 사이에 버퍼패드 패턴을 삽입함으로써 충분한 오버랩 마진을 갖는 육방정계 배열을 갖는 캐패시터를 제공할 수 있다.

公开(公告)号：KR1020040033773A

公开(公告)日：2004-04-28

申请号：KR1020020063025

申请日：2002-10-16

Applicant: 삼성전자주식회사

Inventor： 이상현 ,  조창현 ,  박양근

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10885

Abstract: PURPOSE: A semiconductor device including a storage node and a manufacturing method thereof are provided to be capable of considerably securing misalignment, overlay, or process margin. CONSTITUTION: A semiconductor device is provided with the first and second contact pads(410,450) electrically connected to a semiconductor substrate through the first insulating layer and the second insulating layer(330) formed on the first insulating layer. At this time, a guide contact hole is formed at the second insulating layer for exposing the first contact pad. The semiconductor device further includes the third insulating layer(350) formed on an etch stop layer, the second contact(605) electrically connected to the second contact pad through the third insulating layer, a bit line(600) formed on the third insulating layer, and the fourth insulating layer(370) formed on the resultant structure. The semiconductor device further includes the first contact(710) spaced apart from the second contact for contacting the first contact pad, and a storage node(700) electrically connected to the first contact.

Abstract translation: 目的：提供包括存储节点及其制造方法的半导体器件，以能够显着地确保未对准，叠加或处理余量。 构成：半导体器件设置有通过第一绝缘层和形成在第一绝缘层上的第二绝缘层（330）电连接到半导体衬底的第一和第二接触焊盘（410,450）。 此时，在第二绝缘层处形成引导接触孔，以暴露第一接触焊盘。 半导体器件还包括形成在蚀刻停止层上的第三绝缘层（350），通过第三绝缘层电连接到第二接触焊盘的第二接触（605），形成在第三绝缘层上的位线（600） 和形成在所得结构上的第四绝缘层（370）。 半导体器件还包括与用于接触第一接触焊盘的第二触点间隔开的第一触点（710）和与第一触点电连接的存储节点（700）。

公开(公告)号：KR100555529B1

公开(公告)日：2006-03-03

申请号：KR1020030080549

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 백경윤 ,  송창룡 ,  고용선 ,  서전석 ,  김재환 ,  배용국 ,  오석환 ,  이동준 ,  여기성 ,  김대중 ,  김용태 ,  박양근

IPC: H01L27/10

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 육방정계 배열의 캐패시터를 갖는 반도체 소자와 그 제조방법에 관한 것이다. 본 발명에 의한 반도체 소자 및 그 제조방법은 반도체 기판의 활성영역이 종횡(縱橫)으로 일정한 등간격의 매트릭스 형태인 스트레이트 셀과, 스트레이트 셀과 연결되도록 지그재그 형태로 배열된 버퍼패드 패턴과, 버퍼패드 패턴의 상부에 육방정계 배열을 갖는 하부전극 패턴을 형성하는 것을 포함한다.
본 발명에 의한 육방정계 배열의 캐패시퍼를 갖는 반도체 소자에 의하면, 스트레이트 셀에서 육방정계의 배열을 갖는 캐패시터를 제공할 수 있고 하부전극 패턴과 하부전극의 콘택 패턴 사이에 버퍼패드 패턴을 삽입함으로써 충분한 오버랩 마진을 갖는 육방정계 배열을 갖는 캐패시터를 제공할 수 있다.
스트레이트 셀, 캐패시터, 하부전극, 육방정계, 버퍼패드, 오버랩

公开(公告)号：KR100480601B1

公开(公告)日：2005-04-06

申请号：KR1020020034996

申请日：2002-06-21

Applicant: 삼성전자주식회사

Inventor： 이규현 ,  정태영 ,  조창현 ,  박양근 ,  김상범

IPC: H01L27/108

CPC classification number: H01L28/60 ,  H01L21/76895 ,  H01L28/91 ,  Y10S257/908

Abstract: 본 발명은 반도체 메모리 소자 및 그 제조 방법을 제공한다. 본 발명에 의한 반도체 메모리 소자는 콘택 플러그, 이 콘택 플러그를 둘러싸는 층간 절연막, 콘택 플러그와 연결되는 배선 패드, 이 배선 패드를 둘러싸는 물질막 및 이 배선 패드와 연결되는 스토리지 전극을 포함한다. 또한, 본 발명에 의한 반도체 메모리 소자의 제조방법은 층간 절연막과 그 내부에 콘택 플러그를 형성한 다음, 배선 패드와 물질막을 형성한 후에 스토리지 전극을 형성하는 단계들을 포함한다. 본 발명에 의한 다른 반도체 메모리 소자의 제조방법은 셀 어레이 영역에 배선 패드를 형성할 때에, 코아/페리 영역에 저항체를 동시에 형성하는 단계를 포함한다. 본 발명에 의하면 비록 콘택 플러그의 평면 배열이 가로 및 세로 방향으로 거의 일직선인 경우에도 스토리지 전극은 지그재그로 배열을 하는 것이 가능하다. 또한, 단순화된 공정으로 배선 패드와 저항체를 폴리 실리콘을 사용하여 동시에 형성할 수 있다.

公开(公告)号：KR100486273B1

公开(公告)日：2005-04-29

申请号：KR1020020063025

申请日：2002-10-16

Applicant: 삼성전자주식회사

Inventor： 이상현 ,  조창현 ,  박양근

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10885

Abstract: 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 의한 반도체 소자 제조 방법은, 반도체 기판 상에 제1절연층을 형성하고 제1절연층을 관통하는 제1콘택 패드들 및 제2콘택 패드들을 형성한다. 제1콘택 패드의 상측 표면을 노출하는 가이드 콘택홀(guide contact hole)을 가지는 제2절연층을 형성하고 식각 종료층을 형성한다. 식각 종료층 상에 제3절연층을 형성하고, 제3절연층을 관통하여 제2콘택 패드에 전기적으로 연결되는 제2콘택을 형성한 후 비트 라인을 형성한다. 비트 라인을 덮는 제4절연층을 형성하고, 식각 종료층을 식각의 종료점으로 이용하여 식각 종료층에 의해서 상기 가이드 콘택홀 주위의 제2절연층 부분에의 침식을 방지하며 제4절연층 및 제3절연층을 선택적으로 식각한다. 이러한 식각에 의해서 제1콘택 패드의 상측 표면을 적어도 노출하는 제1콘택홀을 형성한 후, 제1콘택홀을 채워 제1콘택 패드와 연결되고 가이드 콘택홀 주위의 제2절연층 부분에 의해서 제2콘택 패드와의 격리가 보장된 제1콘택을 형성한다. 제1콘택에 전기적으로 연결되는 사각형 형태의 스토리지 전극을 이웃하는 스토리지 전극들과 지그재그(zig zag) 배열로 배치되도록 배열한다.