公开(公告)号：KR100200506B1

公开(公告)日：1999-06-15

申请号：KR1019960020841

申请日：1996-06-11

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: H01L21/66

Abstract: 본 발명은 자기 테스트회로의 스캔체인 순서변경장치에 관한 것으로서, 특히 스캔체인 순서제어신호에 응답하여 입력되는 테스트용 데이터를 스캔체인에 출력하는 상호 연결 매트릭스; 및 상기 상호연결 매트릭스에 의해 순서가 정해지고, 상호연결 매트릭스를 통해 출력되는 테스트용 데이터에 의해 주변회로를 테스트하는 복수개의 스캔체인들을 구비하는 것을 특징으로 한다.
따라서, 본 발명은 메모리 테스트 회로에서 플립플롭의 내용을 조정하여 상호연결 매트릭스의 연결내용을 조정할 수 있으므로 메모리 테스트 회로의 외부에서 회로내의 각 스캔체인들간의 스캔쉬프트체인의 순서를 임의의로 조정할 수 있게 되며, 이러한 방법을 이용하게 되면 특정 스캔체인만을 스캔쉬프트체인으로 이용할 수 있다는 효과가 있다

公开(公告)号：KR1019980013692A

公开(公告)日：1998-05-15

申请号：KR1019960032271

申请日：1996-08-01

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: H01L21/66

Abstract: 본 발명은 테스트 장치에 관한 것으로서, 특히 테스트 모드시에 전단계의 스캔셀의 출력신호를 선택하고, 정상모드시에 주변로직으로부터 독출된 신호를 선택하여 출력하는 복수개의 선택수단들과, 상기 선택수단들의 출력신호를 클럭신호에 동기하여 출력하는 복수개의 제1 레지스터들과, 테스트모드시에는 세트되어 상기 제1 레지스터들의 출력을 상기 주변로직부로 출력하고, 정상모드시에는 리세트되는 복수개의 제2 레지스터들로 구비되는 것을 특징으로 한다.
따라서, 본 발명은 쉬프트 명령시에 스캔 플립플롭의 출력이 쉬프트 명령이전의 값을 가지도록 하므로서 버스 접속문제를 해결하기 위해 삽입했던 디스에이블로직을 제거하고, 또한 별도의 제어신호를 사용하지 않고 스캔체인으로 연결되는 부분을 추가의 작업없이 기존의 APTG tool에서도 사용할 수 있다는 효과가 있다.

公开(公告)号：KR100505587B1

公开(公告)日：2005-10-26

申请号：KR1019980000845

申请日：1998-01-14

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: G11C29/12 ,  G01R31/26 ,  H01L21/66

Abstract: 반도체 메모리 테스트 장치가 개시된다. 이 장치는, 각각이 N비트인 기대값과 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1 비교부와, 병렬로 입력되는 N비트 워드의 기대값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제1 병/직렬 변환부와, 병렬로 입력되는 N비트 워드의 실제값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제2 병/직렬 변환부 및 제1 병/직렬 변환부의 출력과 제2 병/직렬 변환부의 출력을 비교하고, 비교된 결과를 비트 에러 신호로서 출력하는 제2 비교부를 구비하고, 에러 신호가 발생되는 시점의 어드레스에서 반도체 메모리가 불량이고, 비트 에러 신호가 발생되는 시점에 어드레스의 비트는 불량인 것을 특징으로 한다.

公开(公告)号：KR1020020061840A

公开(公告)日：2002-07-25

申请号：KR1020010002902

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: G01R31/317

Abstract: PURPOSE: A digital system test apparatus having a plurality of clock frequencies is provided to enlarge a test range and to reduce a test time by applying built-in self test technique to the system, thereby preventing the increase of the chip size. CONSTITUTION: A digital system test apparatus having a plurality of clock frequencies includes a control block(20) for generating a number of operating clocks and a plurality of scan enable signals in response to a plurality of input clocks from outside, a boundary scan chain block(50) and a plurality of built-in self test logics(30,40) for selectively performing a test operation in response to the output signals output from the control block(50) and a tap block(60) for drawing the test result from obtained by the test operation, The control block(20) generates a test logic operating clock having the same frequency with the clock frequency inputted from outside and applies only to the test logic selected from the built-in self test logic and the boundary scan chain block during an interface test between clock regions. At the same time, the control block(20) supplies a scan enable signal to only the selected test logic and controls that the scan enable signal is enabled during one period of the enable clock.

Abstract translation: 目的：提供具有多个时钟频率的数字系统测试装置，以通过对系统应用内置的自检技术来扩大测试范围并减少测试时间，从而防止芯片尺寸的增加。 构成：具有多个时钟频率的数字系统测试装置包括用于响应于来自外部的多个输入时钟产生多个操作时钟和多个扫描使能信号的控制块（20），边界扫描链块 （50）和多个内置自检逻辑（30,40），用于响应于从控制块（50）输出的输出信号和用于绘制测试结果的抽头块（60）选择性地执行测试操作 通过测试操作获得，控制块（20）产生具有与从外部输入的时钟频率具有相同频率的测试逻辑操作时钟，并且仅应用于从内置自检逻辑和边界扫描中选择的测试逻辑 在时钟区域之间的接口测试期间链路块。 同时，控制块（20）将扫描使能信号提供给所选择的测试逻辑，并且控制在使能时钟的一个周期期间启用扫描使能信号。

公开(公告)号：KR1020110083888A

公开(公告)日：2011-07-21

申请号：KR1020100003862

申请日：2010-01-15

Applicant: 삼성전자주식회사

Inventor： 겟뜨만 ,  김진학 ,  김태찬 ,  박희민

IPC: H04N9/07

CPC classification number: H04N9/045

Abstract: PURPOSE: An image interpolating method and recording medium recording the same are provided to generate an image of high quality even though input data includes noise. CONSTITUTION: A target pixel signal is selected from a pixel block between the outputted pixel signals(S100). The target pixel signal is converted into a pixel signal which is converted into a bayer pattern. A pattern of a pixel signal is converted into bayer pattern. Output signals are interpolated into the bayer pattern(S200).

Abstract translation: 目的：提供一种图像内插方法和记录该图像内插方法的记录介质，以便即使输入数据包括噪声来产生高质量的图像。 构成：从输出的像素信号之间的像素块中选择目标像素信号（S100）。 目标像素信号被转换成被转换为拜耳图案的像素信号。 像素信号的图案被转换成拜耳图案。 输出信号被内插到拜耳模式（S200）。

公开(公告)号：KR100448903B1

公开(公告)日：2004-09-16

申请号：KR1020000004378

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박희민 ,  전홍신

IPC: G01R31/28

CPC classification number: G01R31/318586

Abstract: A semiconductor integrated circuit including a plurality of cores and/or a plurality of user defined logic (UDL) circuits, also includes a scan signal converting circuit to generate a plurality of scan signals to test the cores and/or the circuits adopting various scan styles in core-based design. The scan signal converting circuit converts scan signals corresponding one of the scan styles into various scan signals to control shift and normal operation of the embedded plural cores and/or the UDL circuits. As a result, the integrated circuit having a plurality of cores and/or the UDL circuits can be tested by the generated various scan signals from the scan signal converting circuit, under control of the scan signals corresponding to one of the scan styles. Therefore, the integrated circuit can easily perform test algorithms such as automatic test-pattern generation (ATPG) algorithm, and the like.

Abstract translation: 包括多个核心和/或多个用户定义逻辑（UDL）电路的半导体集成电路还包括扫描信号转换电路，以产生多个扫描信号以测试采用各种扫描类型的核心和/或电路 在基于核心的设计中。 扫描信号转换电路将对应于一种扫描类型的扫描信号转换为各种扫描信号，以控制嵌入的多个核和/或UDL电路的移位和正常操作。 结果，具有多个核心和/或UDL电路的集成电路可以在扫描信号转换电路所产生的各种扫描信号的控制下，在与扫描类型之一对应的扫描信号的控制下被测试。 因此，集成电路可以容易地执行诸如自动测试图生成（ATPG）算法等的测试算法。

公开(公告)号：KR1020010076939A

公开(公告)日：2001-08-17

申请号：KR1020000004378

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박희민 ,  전홍신

IPC: G01R31/28

CPC classification number: G01R31/318586

Abstract: PURPOSE: A semiconductor integrated circuit having a scan signal conversion circuit is provided to control shift and normal operations for a user defined logic and core applying various scan style in response to a scan signal to easily perform a chip test. CONSTITUTION: A first core(30) is designed by applying a multiplexed-scan scan style and the second core(50) is designed by adopting a level sensitive scan design. A user defined logic(UDL) is designed by adopting a clock-scan scan style. The cores(30,50) include an isolation ring to test the UDL(40), respectively, while the UDL(40) includes a plurality of combinational circuits in inner space. Also, the cores(30,50) and the UDL(40) include a plurality of scan cells to perform scan operation. Accordingly, the user can test the entire IC circuit in response to a scan signal inputted to the integrated circuit device.

Abstract translation: 目的：提供一种具有扫描信号转换电路的半导体集成电路，用于控制用户定义的逻辑和核心的移位和正常操作，以响应于扫描信号应用各种扫描样式以容易地进行芯片测试。 构成：通过应用多重扫描扫描样式设计第一核心（30），并且通过采用电平敏感扫描设计来设计第二核心（50）。 用户定义的逻辑（UDL）是采用时钟扫描扫描样式设计的。 核心（30,50）包括隔离环以分别测试UDL（40），而UDL（40）在内部空间中包括多个组合电路。 此外，核心（30,50）和UDL（40）包括用于执行扫描操作的多个扫描单元。 因此，用户可以响应于输入到集成电路器件的扫描信号来测试整个IC电路。

公开(公告)号：KR101652722B1

公开(公告)日：2016-09-01

申请号：KR1020100003862

申请日：2010-01-15

Applicant: 삼성전자주식회사

Inventor： 겟뜨만 ,  김진학 ,  김태찬 ,  박희민

IPC: H04N9/07

CPC classification number: H04N9/045

Abstract: 본발명에따른 M X N(M, N은정수) 매트릭스를기본픽셀블록으로하는픽셀어레이를포함하는이미지센서에서출력된신호들을보간하기위한이미지보간방법은상기기본픽셀블록에서출력되는픽셀신호중 타겟픽셀신호가선택되는선택단계; 상기타겟픽셀신호를이웃하는다른픽셀신호와의연산을통해상기기본픽셀블록에서출력되는픽셀신호를베이어패턴으로변환하여상기픽셀어레이에서출력되는픽셀신호의패턴을베이어패턴으로변환하고, 상기베이어패턴으로변환된출력신호들을보간하기위한보간단계를포함한다.

公开(公告)号：KR1019990065518A

公开(公告)日：1999-08-05

申请号：KR1019980000845

申请日：1998-01-14

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: G11C29/12 ,  G01R31/26 ,  H01L21/66

Abstract: 반도체 메모리 테스트 장치가 개시된다. 이 장치는, 각각이 N비트인 기대값과 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1 비교부와, 병렬로 입력되는 N비트 워드의 기대값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제1 병/직렬 변환부와, 병렬로 입력되는 N비트 워드의 실제값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제2 병/직렬 변환부 및 제1 병/직렬 변환부의 출력과 제2 병/직렬 변환부의 출력을 비교하고, 비교된 결과를 비트 에러 신호로서 출력하는 제2 비교부를 구비하고, 에러 신호가 발생되는 시점의 어드레스에서 반도체 메모리가 불량이고, 비트 에러 신호가 발생되는 시점에 어드레스의 비트는 불량인 것을 특징으로 한다.

公开(公告)号：KR100213230B1

公开(公告)日：1999-08-02

申请号：KR1019970002678

申请日：1997-01-29

Applicant: 삼성전자주식회사

Inventor： 박희민

IPC: G01R31/28

Abstract: 코어에 경계 스캔 셀, 메모리에 내장 자기 테스트 회로를 삽입하고 이 블록과 기존 매크로 블록의 연결 부분도 자동 테스트 패턴 생성시 고려하여 테스트하는 코어 및 메모리 내장 회로용 테스트 방법을 개시한다.
반도체 장치의 코어 및 메모리 등의 매크로 블록과, 이런 매크로 블록을 제외한 스캔 셀, 메모리 내장 자기 테스트 회로 등의 로직 블록이 섞여 있는 회로를 테스트하는 코어 및 메모리 내장 회로용 테스트 방법에 있어서, 내장된 코어를 테스트하기 위한 경계 스캔 셀을 삽입하고, 메모리 내장 자기 테스트 회로와 메모리의 입력과 출력 단에 플립-플롭을 삽입하며, 내장된 코어 및 메모리를 제외한 로직 블록 부분에 스캔 설계 기술을 적용하여 스캔 플립-플롭을 스캔 체인으로 구성하는 코어 및 메모리 내장 회로용 테스트 방법을 제공한다.
따라서, 본 발명에 따르면 반도체 장치의 코어 및 메모리 내장 회로용 테스트 방법에 있어서, 경계 스캔 셀과 메모리 내장 자기 테스트 회로를 삽입하고 이 블록과 기존 매크로 블록의 연결 부분도 자동 테스트 패턴 생성시 고려하여 테스트함으로서 결함 검출 범위를 넓히는 코어 및 메모리 내장 회로용 테스트 방법을 제공할 수 있다.