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    KR102236557B1 - Semiconductor device and method for fabricating the same
    1.
    发明专利
    KR102236557B1 - Semiconductor device and method for fabricating the same 有权

    公开(公告)号：KR102236557B1

    公开(公告)日：2021-04-06

    申请号：KR1020140103863A

    申请日：2014-08-11

    Applicant: 삼성전자주식회사

    Inventor： 배동일 ,  서강일

    IPC: H01L29/78 ,  H01L21/336

    Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 반도체 장치는, 기판 상에 제1 방향으로 연장되어 형성된 핀, 핀 상에 제1 방향으로 분리되어 형성된 희생막, 희생막 상에 제1 방향으로 연장되어 형성된 액티브층, 액티브층 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 구조물, 및 게이트 구조물의 하부에 배치되고 분리된 희생막 사이에 배치되는 산화막을 포함한다.

    반도체 장치 및 그 제조 방법
    2.
    发明授权
    반도체 장치 및 그 제조 방법 有权

    公开(公告)号：KR102236557B1

    公开(公告)日：2021-04-06

    申请号：KR1020140103863

    申请日：2014-08-11

    Applicant: 삼성전자주식회사

    Inventor： 배동일 ,  서강일

    IPC: H01L29/78 ,  H01L21/336

    Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 반도체장치는, 기판상에제1 방향으로연장되어형성된핀, 핀상에제1 방향으로분리되어형성된희생막, 희생막상에제1 방향으로연장되어형성된액티브층, 액티브층상에제1 방향과교차하는제2 방향으로연장되어형성된게이트구조물, 및게이트구조물의하부에배치되고분리된희생막사이에배치되는산화막을포함한다.

    반도체 장치
    3.
    发明公开
    반도체 장치 审中-实审
    半导体器件

    公开(公告)号：KR1020170072393A

    公开(公告)日：2017-06-27

    申请号：KR1020150179992

    申请日：2015-12-16

    Applicant: 삼성전자주식회사

    Inventor： 배동일

    IPC: H01L29/78 ,  H01L29/417 ,  H01L29/66 ,  H01L29/41 ,  H01L29/06

    CPC classification number: H01L29/78609 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/78603 ,  H01L29/78654 ,  H01L29/78696

    Abstract: 본발명의실시형태에따른반도체장치는, 기판, 상기기판의상면에마련되는수평절연층, 상기수평절연층의상부에마련되는채널영역, 상기채널영역에인접하도록배치되는게이트전극, 및상기기판상에마련되며상기채널영역과연결되는소스/드레인영역을포함하고, 상기수평절연층의길이는상기채널영역의길이보다길거나같으며, 상기수평절연층은서로다른유전율을갖는제1 및제2 절연층을포함한다.

    Abstract translation: 根据本发明实施例的半导体器件包括衬底，设置在衬底的上表面上的水平绝缘层，设置在水平绝缘层上方的沟道区，设置为与沟道区相邻的栅电极， 以及连接到沟道区的源极/漏极区，其中水平绝缘层的长度长于或等于沟道区的长度，并且水平绝缘层具有第一绝缘层和第二绝缘层 的层。

    반도체 장치 제조 방법
    4.
    发明公开
    반도체 장치 제조 방법 审中-实审
    半导体器件制造方法

    公开(公告)号：KR1020170069888A

    公开(公告)日：2017-06-21

    申请号：KR1020160003850

    申请日：2016-01-12

    Applicant: 삼성전자주식회사

    Inventor： 석성대 ,  배동일

    IPC: H01L29/423 ,  H01L29/06 ,  H01L29/78 ,  H01L29/66

    CPC classification number: H01L29/66795 ,  B82Y10/00 ,  H01L21/02532 ,  H01L21/308 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/785 ,  H01L29/78696

    Abstract: 반도체장치제조방법을제공한다. 본발명에따른반도체장치제조방법은교대로적층되는제1 반도체패턴및 제2 반도체패턴을포함하고, 제1 방향으로연장되는제1 핀형구조체를기판상의제1 영역에형성하고, 교대로적층되는제3 반도체패턴및 제4 반도체패턴을포함하고, 제2 방향으로연장되는제2 핀형구조체를기판상의제2 영역에형성하고, 상기제1 핀형구조체상에, 상기제1 방향과다른제3 방향으로연장되는제1 캡핑막을형성하고, 상기제2 핀형구조체의측벽및 상면상에, 제2 방향과다른제4 방향으로연장되고, 반도체물질을포함하는제2 캡핑막을형성하고, 제1 캡핑막상에제1 더미게이트전극과, 제2 캡핑막상에제2 더미게이트전극을각각형성하고, 제1 더미게이트전극및 제2 더미게이트전극을제거하여, 제1 캡핑막및 제2 캡핑막을노출시키고, 제2 캡핑막및 제4 반도체패턴을제거하여, 제2 영역에제3 반도체패턴으로이루어지는제2 와이어패턴그룹을형성하고, 제1 캡핑막및 제1 반도체패턴을제거하여, 제1 영역에제2 반도체패턴으로이루어지는제1 와이어패턴그룹을형성하는것을포함한다.

    Abstract translation: 提供了一种半导体器件制造方法。 制造根据本发明的半导体器件的方法包括第一半导体图案和第二半导体图案交替层叠，第一，以形成第一销状结构的衬底上的第一区域中在第一方向上延伸，这是交替地层叠 的第三半导体图案和所述第四包含半导体图案和形成第二销状结构的衬底上，并在第一pin结构在第二方向上延伸到第二区域，从所述第一方向，第三方向不同 通过形成延伸第一覆盖膜，在所述侧壁上的第二和销状结构的表面上，在从第二方向不同的第四方向上延伸的，形成包括半导体材料的第二覆盖膜，所述第一覆盖膜 EJE形成每一个的第二伪栅极电极和伪栅极电极，所述第二覆盖膜，并且通过去除所述第一伪栅极电极和第二伪栅电极，并且所述第一盖pingmak和暴露于第二覆盖膜， 第二盖膜和第四半导体图案被去除，使得第三区域 形成由半导体图案构成的第二布线图案组，去除第一盖膜和第一半导体图案，并且在第一区域中形成由第二半导体图案构成的第一布线图案组。

    반도체 장치 및 그 제조 방법
    5.
    发明公开
    반도체 장치 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020160112891A

    公开(公告)日：2016-09-28

    申请号：KR1020150051674

    申请日：2015-04-13

    Applicant: 삼성전자주식회사

    Inventor： 배동일 ,  김범수 ,  조용민

    IPC: H01L29/78 ,  H01L29/66 ,  H01L21/3205

    CPC classification number: H01L29/41791 ,  H01L21/308 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/7851

    Abstract: 반도체장치가제공된다. 반도체장치는, 기판, 상기기판상에서길이방향으로연장된핀, 상기핀 상에배치되고, 상기핀과교차하는게이트구조체, 상기게이트전극측벽상의스페이서, 상기게이트구조체의적어도일 측에배치되고, 상기핀 내에배치되고, 제1 리세스를포함하는소오스/드레인영역, 및상기제1 리세스를채우는실리사이드막을포함한다.

    Abstract translation: 提供了一种半导体器件，其使通道和形成在源极/漏极区域上的触点之间的距离最小化，并且保持通道和触点之间的距离，从而降低电流拥挤效应（CCE）。 半导体器件包括：衬底; 在长度方向上在基板上延伸的翅片; 栅极结构，布置在翅片上，并与翅片相交; 在栅电极的侧壁上的间隔物; 所述源极/漏极区域布置在所述栅极结构的至少一侧中，布置在所述鳍内部，并且包括第一凹部; 以及填充第一凹部的硅化物层。

    반도체 장치 및 그 제조 방법
    6.
    发明公开
    반도체 장치 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020160008441A

    公开(公告)日：2016-01-22

    申请号：KR1020140103863

    申请日：2014-08-11

    Applicant: 삼성전자주식회사

    Inventor： 배동일 ,  서강일

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/0886 ,  H01L21/31053 ,  H01L21/823431 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/42364 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/7851 ,  H01L29/78696 ,  H01L29/785

    Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 반도체장치는, 기판상에제1 방향으로연장되어형성된핀, 핀상에제1 방향으로분리되어형성된희생막, 희생막상에제1 방향으로연장되어형성된액티브층, 액티브층상에제1 방향과교차하는제2 방향으로연장되어형성된게이트구조물, 및게이트구조물의하부에배치되고분리된희생막사이에배치되는산화막을포함한다.

    Abstract translation: 提供一种半导体器件及其制造方法。 该半导体器件包括设置在基板上并沿第一方向延伸的翅片结构; 牺牲层图案，设置在所述翅片结构上沿所述第一待分离方向; 在第一方向上在牺牲层图案上延伸的有源层图案; 栅极结构在与第一方向交叉的第二方向上在有源层图案上延伸; 以及布置在栅极结构的下部并且被布置在分离的牺牲层图案之间的氧化层图案。 提供了具有改进的操作特性的半导体器件。

    반도체 소자 및 이의 제조 방법
    8.
    发明公开
    반도체 소자 및 이의 제조 방법 无效
    半导体器件及其制造方法

    公开(公告)号：KR1020110095695A

    公开(公告)日：2011-08-25

    申请号：KR1020100015304

    申请日：2010-02-19

    Applicant: 삼성전자주식회사

    Inventor： 손승훈 ,  배동일 ,  김종철 ,  백성철

    IPC: H01L21/336

    CPC classification number: H01L29/7833 ,  H01L29/0653 ,  H01L29/6659 ,  H01L29/66636

    Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the reliability of a memory including a semiconductor device by suppressing a junction leakage current between source/drain regions and a substrate through an insulation pattern. CONSTITUTION: A gate structure includes a gate dielectric layer, a gate electrode, and a spacer which are formed on a substrate. A first impurity region(122) is formed on the substrate under the spacer. A second impurity region(134) is contacted with the side of the first impurity region and is formed on both substrates of the gate structure. An insulation pattern(130) is contacted with the lower side of the first impurity region and is formed on the sidewall of the second impurity region.

    Abstract translation: 目的：提供半导体器件及其制造方法，以通过绝缘图案抑制源极/漏极区域与衬底之间的结漏电流来提高包括半导体器件的存储器的可靠性。 构成：栅极结构包括形成在基板上的栅极电介质层，栅电极和间隔物。 第一杂质区（122）形成在衬垫下的衬垫下。 第二杂质区域（134）与第一杂质区域的一侧接触并形成在栅极结构的两个基板上。 绝缘图案（130）与第一杂质区域的下侧接触并形成在第二杂质区域的侧壁上。

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