公开(公告)号：KR102236557B1

公开(公告)日：2021-04-06

申请号：KR1020140103863A

申请日：2014-08-11

Applicant: 삼성전자주식회사

Inventor： 배동일 ,  서강일

IPC: H01L29/78 ,  H01L21/336

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 반도체 장치는, 기판 상에 제1 방향으로 연장되어 형성된 핀, 핀 상에 제1 방향으로 분리되어 형성된 희생막, 희생막 상에 제1 방향으로 연장되어 형성된 액티브층, 액티브층 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 구조물, 및 게이트 구조물의 하부에 배치되고 분리된 희생막 사이에 배치되는 산화막을 포함한다.

公开(公告)号：KR1020170067117A

公开(公告)日：2017-06-15

申请号：KR1020160004639

申请日：2016-01-14

Applicant: 삼성전자주식회사

Inventor： 석성대 ,  서강일

IPC: H01L29/423 ,  H01L29/06 ,  H01L21/02 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L27/1211 ,  H01L29/0847 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/785

Abstract: 반도체장치를제공한다. 본발명에따른반도체장치는제1 영역및 제2 영역을포함하는기판; 기판의제1 영역에, 제1 방향으로연장되고, 교대로적층된제1 반도체패턴및 제2 반도체패턴을포함하는핀; 기판의제2 영역에, 제2 방향으로연장되는제1 와이어패턴; 핀상에, 제1 방향과다른제3 방향으로연장되는제1 게이트전극; 및제1 와이어패턴을감싸고, 제2 방향과다른제4 방향으로연장되는제2 게이트전극을포함한다.

Abstract translation: 提供了一种半导体器件。 根据本发明的半导体器件包括：衬底，包括第一区域和第二区域; 引脚，沿第一方向延伸并且包括交替堆叠在所述衬底的第一区域中的第一半导体图案和第二半导体图案; 第一导线图案，在基板的第二区域中沿第二方向延伸; 引脚上的第一栅电极，第一栅电极沿不同于第一方向的第三方向延伸; 并且第二栅极电极围绕第一导线图案并沿不同于第二方向的第四方向延伸。

公开(公告)号：KR1020170049327A

公开(公告)日：2017-05-10

申请号：KR1020150161524

申请日：2015-11-18

Applicant: 삼성전자주식회사

Inventor： 김동권 ,  서강일

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/42392 ,  H01L29/0673 ,  H01L29/66439 ,  H01L29/785

Abstract: 반도체장치및 이의제조방법이제공된다. 상기반도체장치는기판상에, 상기기판과이격되고, 제1 방향으로연장되는제1 와이어패턴, 상기제1 와이어패턴의둘레를감싸고, 상기제1 방향과교차하는제2 방향으로연장되는게이트전극, 상기게이트전극의측벽에형성되고, 서로마주보는내측벽및 외측벽을포함하는게이트스페이서로서, 상기게이트스페이서의내측벽은상기게이트전극과마주보는게이트스페이서및 상기게이트전극의적어도일측에, 상기제1 와이어패턴과연결된소오스/드레인에피층을포함하되, 상기제1 와이어패턴은상기게이트스페이서를관통하여상기게이트스페이서의외측벽보다돌출된다.

Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括在第二方向上的栅极电极延伸的基板上，并且与所述衬底间隔开的，保护第一线图案，在所述第一方向上延伸，交叉的第一方向上的第一布线图案的周界， 它被形成在栅电极的侧壁，栅极隔离物包括内壁和彼此面对的外壁上，在栅隔离物中的至少一个侧面和面向所述栅电极的栅电极的栅极间隔件的内壁上，所述第一 其中第一导线图案通过栅极间隔件突出于栅极间隔件的外壁。

公开(公告)号：KR1020170027639A

公开(公告)日：2017-03-10

申请号：KR1020150142795

申请日：2015-10-13

Applicant: 삼성전자주식회사

Inventor： 서강일

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/41

CPC classification number: H01L29/775 ,  B82Y10/00 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/78696

Abstract: 반도체장치가제공된다. 상기반도체장치는, 필드절연막이배치된제1 액티브영역, 상기제1 액티브영역상에배치되고, 제1 방향으로연장된제1 나노와이어패턴, 상기제1 액티브영역상에상기제1 방향과교차하는제2 방향으로연장되도록배치되고, 상기제1 나노와이어패턴을완전히(entirely) 감싸는제1 게이트, 및상기제1 나노와이어패턴의적어도일측에배치된소오스또는드레인에피층(epi layer)를포함하되, 상기제1 게이트는, 상기제1 나노와이어패턴상부에배치되고제1 폭을갖는제1 영역과, 상기제1 나노와이어패턴하부에배치되고상기제1 폭보다큰 제2 폭을갖는제2 영역을포함한다.

Abstract translation: 半导体器件包括第一有源区，设置在第一有源区中的场绝缘层，设置在第一有源区上并沿第一方向延伸的第一纳米线图案，以及设置在第一有源区上并延伸到第一有源区中的第一栅极 与第一方向交叉的第二方向。 第一个门覆盖了第一个纳米线图案。 半导体器件还包括设置在第一纳米线图案的至少一侧上的源极或漏极外延层。 第一栅极包括设置在第一纳米线图案上并具有第一宽度的第一区域和设置在第一纳米线图案下方并且具有比第一宽度宽的第二宽度的第二区域。

公开(公告)号：KR1020170009672A

公开(公告)日：2017-01-25

申请号：KR1020150130038

申请日：2015-09-15

Applicant: 삼성전자주식회사

Inventor： 석성대 ,  서강일

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/7848 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7851

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 기판, 상기기판에서돌출되고, 제1 핀영역과상기제1 핀영역의일 측에배치되는제2 핀영역을포함하고, 제1 물질및 제2 물질을포함하는핀, 상기제1 핀영역상에서상기제1 핀영역과교차하는게이트구조체및 상기게이트구조체일 측의상기핀 내에상기제2 핀영역과접하는소오스영역을포함하되, 상기제2 핀영역에서의상기제1 물질의제2 농도는상기제1 핀영역에서의상기제1 물질의제1 농도보다크다.

Abstract translation: 提供半导体器件。 翅片设置在基板上。 包括第一材料和第二材料的翅片包括第一翅片区域和第二翅片区域。 栅极结构设置在第一鳍片区域上。 源极区域与第二鳍片区域接触。 第一散热片区域包括第一浓度的第一材料，第二散热片区域包括大于第一浓度的第二浓度的第一材料。

公开(公告)号：KR1020120035699A

公开(公告)日：2012-04-16

申请号：KR1020100097386

申请日：2010-10-06

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  심상필 ,  서강일 ,  오창우 ,  배동일

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/6659

Abstract: PURPOSE: A semiconductor device which includes source/drain regions with a steep slope junction profile and a manufacturing method thereof are provided to perform a heat treatment process for diffusing impurities at low temperatures, thereby providing excellent junction leakage current properties. CONSTITUTION: A semiconductor substrate(1) is etched using a gate pattern as an etching mask. A pair of active trenches(19a,19b) is formed on the semiconductor substrate by being separated from each other. Epitaxial layers(21,25) are respectively formed within the activity trenches. The epitaxial layer is formed by successively laminating a first layer and a second layer. The first and second layers are formed into a semiconductor layer which has a lattice constant larger than the semiconductor substrate.

Abstract translation: 目的：提供一种半导体器件，其包括具有陡倾斜结形状的源极/漏极区及其制造方法，以进行用于在低温下扩散杂质的热处理工艺，从而提供优异的结漏电流特性。 构成：使用栅极图案作为蚀刻掩模来蚀刻半导体衬底（1）。 一对有源沟槽（19a，19b）通过彼此分离形成在半导体衬底上。 在活动沟槽内分别形成外延层（21,25）。 外延层通过连续层压第一层和第二层而形成。 第一层和第二层形成为具有大于半导体衬底的晶格常数的半导体层。

公开(公告)号：KR1020100043934A

公开(公告)日：2010-04-29

申请号：KR1020080103197

申请日：2008-10-21

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  최시영 ,  신유균 ,  서강일 ,  조학주 ,  나훈주 ,  이효산 ,  박전웅 ,  이혜란 ,  홍형석

IPC: H01L21/324 ,  H01L21/3105

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: PURPOSE: A semiconductor devices and methods of forming the same are provided to improve the electrical property of a metal oxide by supplying an oxygen in the sacrificial oxide to a metal oxide. CONSTITUTION: A metal oxide layer is formed on a substrate(100) as a single layer or a multilayer. A sacrificial oxide is formed on the metal oxide layer. A thermal treatment process on the substrate having the sacrificial oxide. In the thermal treatment process, a free energy of the sacrificial oxide is higher than that of the metal oxide.

Abstract translation: 目的：提供半导体器件及其形成方法，以通过将牺牲氧化物中的氧供给到金属氧化物来改善金属氧化物的电性能。 构成：金属氧化物层作为单层或多层形成在基板（100）上。 在金属氧化物层上形成牺牲氧化物。 在具有牺牲氧化物的衬底上的热处理工艺。 在热处理过程中，牺牲氧化物的自由能高于金属氧化物的自由能。

公开(公告)号：KR1020030014499A

公开(公告)日：2003-02-19

申请号：KR1020010048526

申请日：2001-08-11

Applicant: 삼성전자주식회사

Inventor： 서강일 ,  이승민 ,  황재성

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L21/28273 ,  H01L27/115 ,  H01L27/11521

Abstract: PURPOSE: A method for fabricating a non-volatile memory device including a self-aligned gate structure and a non-volatile memory device thereby are provided to prevent an error due to a contact hole by reducing height of an interlayer dielectric. CONSTITUTION: A tunnel dielectric layer(210) is formed on a semiconductor substrate(100). The first floating gate pattern is formed on the tunnel dielectric layer(210). A mold pattern is formed on the first floating gate pattern. A floating gate(300') is formed by removing the first floating gate pattern. An interlayer dielectric layer pattern(500) is formed by filling up a gap between the mold patterns. The mold pattern is removed by using the interlayer dielectric layer pattern(500) as an etch mask. An intergate dielectric layer(250) is formed on the exposed floating gate(300') between the interlayer dielectric layer patterns(500). A control gate(600) is formed by filling up a gap between the interlayer dielectric layer patterns(500) on the intergate dielectric layer(250).

Abstract translation: 目的：提供一种用于制造包括自对准栅极结构和非易失性存储器件的非易失性存储器件的方法，以通过降低层间电介质的高度来防止由于接触孔引起的误差。 构成：在半导体衬底（100）上形成隧道介电层（210）。 第一浮栅图案形成在隧道介电层（210）上。 模具图案形成在第一浮栅图案上。 通过去除第一浮栅图案来形成浮栅（300'）。 通过填充模具图案之间的间隙形成层间电介质层图案（500）。 通过使用层间介电层图案（500）作为蚀刻掩模去除模具图案。 在层间介质层图案（500）之间的暴露的浮动栅极（300'）上形成隔间介电层（250）。 通过填充隔间介电层（250）上的层间电介质层图案（500）之间的间隙来形成控制栅极（600）。

公开(公告)号：KR1020000033152A

公开(公告)日：2000-06-15

申请号：KR1019980049883

申请日：1998-11-20

Applicant: 삼성전자주식회사

Inventor： 서강일

IPC: H01L21/306

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to ameliorate an etching delay phenomenon. CONSTITUTION: A photoresist pattern(14, 104) is formed on an etching object layer(12). Next, a polymer(16, 106) is formed with a unique thickness at side wall of the photoresist pattern(14, 104) by a plasma process, so that an etching speed of the etching object layer(12) is improved. A contact hole(108) is formed by etching the etching object layer(12) utilizing the photoresist pattern(14, 104) at which the polymer(16, 106) is formed. Thereby, an etching delay phenomenon can be ameliorated for forming the contact hole(108) or a trench.

Abstract translation: 目的：提供一种制造半导体器件的方法，以改善蚀刻延迟现象。 构成：在蚀刻对象层（12）上形成光致抗蚀剂图案（14,104）。 接下来，通过等离子体处理，在光致抗蚀剂图案（14,104）的侧壁上形成具有独特厚度的聚合物（16,106），从而提高了蚀刻对象层（12）的蚀刻速度。 通过利用其上形成有聚合物（16,106）的光致抗蚀剂图案（14,104）来蚀刻蚀刻对象层（12）来形成接触孔（108）。 因此，可以改善用于形成接触孔（108）或沟槽的蚀刻延迟现象。

公开(公告)号：KR1020000008838A

公开(公告)日：2000-02-15

申请号：KR1019980028866

申请日：1998-07-16

Applicant: 삼성전자주식회사

Inventor： 서강일

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a contact hole in a semiconductor devices is provided to increase overlap and alignment margins thereof. CONSTITUTION: A slot(108) is formed by etching a layer insulation film(104) with a predetermined depth. A polymer spacer is formed at a side wall of the slot. A contact hole is formed by etching an exposed area of the layer insulation film via the slot, so that a lower conductive film is exposed. Because a polymer spacer(110) is formed at a predetermined area of the layer insulation film, upper portion of the contact hole can be declined without changing limit margin. Thereby, the overlap margin to an upper conductive film can be increased. Otherwise, the limit margin of lower portion of the contact hole(112) is not increased according to the polymer spacer(110). Thereby, the alignment margin can be increased.

Abstract translation: 目的：提供一种用于在半导体器件中形成接触孔的方法，以增加其重叠和对准边缘。 构成：通过以预定深度蚀刻层绝缘膜（104）形成槽（108）。 聚合物间隔物形成在槽的侧壁处。 通过经由槽蚀刻层绝缘膜的暴露区域形成接触孔，从而露出下导电膜。 由于聚合物间隔物（110）形成在层间绝缘膜的预定区域，所以接触孔的上部可以在不改变限制边缘的情况下下降。 由此，可以提高与上导电膜的重叠余量。 否则，根据聚合物间隔物（110），接触孔（112）的下部的限制边缘不会增加。 由此，可以提高对准余量。