公开(公告)号：KR102221224B1

公开(公告)日：2021-03-03

申请号：KR1020150022261

申请日：2015-02-13

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  성하규

IPC: H01L29/78 ,  H01L21/3205

Abstract: 반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은, 제1 영역및 제2 영역이정의된기판을준비하고, 상기제1 및제2 영역에각각, 제1 액티브핀과제2 액티브핀을형성하고, 상기기판상에, 상기제1 및제2 액티브핀과교차하는방향으로각각, 제1 게이트구조물과제2 게이트구조물을형성하고, 상기제1 게이트구조물의일측면에인접한상기제1 액티브핀에제1 리세스를형성하고, 상기제1 리세스내부에제1 에피택셜층을형성하고, 상기제1 에피택셜층 상에, 제1 실리사이드막을형성하고, 상기제2 게이트구조물의일측면에인접한상기제2 액티브핀에제2 리세스를형성하고, 상기제2 리세스내부에제2 실리사이드막을형성하는것을포함하되, 상기제2 실리사이드막은니켈(Ni)과백금(Pt)을포함한다.

公开(公告)号：KR1020140113257A

公开(公告)日：2014-09-24

申请号：KR1020130083666

申请日：2013-07-16

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  성하규

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/66545 ,  H01L29/41791 ,  H01L29/66772 ,  H01L29/785

Abstract: The present invention is to provide a method for fabricating a semiconductor device which increases only the width without increasing the height of a source/drain, by forming a selective epitaxial layer at the side of a fin-type active pattern after a blocking pattern is formed on the upper surface of the fin-type active pattern. The method for fabricating a semiconductor device includes forming a gate pattern which intersects with the fin-type active pattern which protrudes from a device isolation layer, forming a first blocking pattern exposing the side of the fin-type active pattern on the fin-type active pattern which is not overlapped with the gate pattern, and forming a semiconductor pattern at the side of the exposed fin-type active pattern, after the first blocking pattern is formed.

Abstract translation: 本发明是提供一种制造半导体器件的方法，该半导体器件仅增加宽度而不增加源极/漏极的高度，通过在形成阻挡图案之后在翅片型有源图案侧形成选择性外延层 在翅片型有源图案的上表面上。 半导体器件的制造方法包括形成与从器件隔离层突出的翅片型有源图案相交的栅极图案，形成在翅片型有源层上露出翅片型有源图案侧的第一阻挡图案 图案，其不与栅极图案重叠，并且在形成第一阻挡图案之后，在曝光的鳍式有源图案的侧面形成半导体图案。

公开(公告)号：KR102059828B1

公开(公告)日：2019-12-27

申请号：KR1020130083666

申请日：2013-07-16

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  성하규

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR1020170139781A

公开(公告)日：2017-12-20

申请号：KR1020160072151

申请日：2016-06-10

Applicant: 삼성전자주식회사

Inventor： 장화진 ,  박재영 ,  이선영 ,  성하규 ,  최한메

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/324 ,  H01L21/02

CPC classification number: H01L21/3065 ,  H01L21/2633 ,  H01L21/845 ,  H01L29/42392 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/66818 ,  H01L29/7853

Abstract: 반도체장치제조방법이제공된다. 반도체장치제조방법은기판상에교대로적층된제1 반도체패턴및 제2 반도체패턴을포함하고, 제1 방향으로연장되는제1 핀형구조체를형성하고, 상기제1 반도체패턴을제거하여, 상기제2 반도체패턴으로이루어지고노출된제1 와이어패턴그룹을형성하고, 노출된상기제1 와이어패턴그룹을열처리하고, 상기제1 와이퍼패턴그룹을감싸고, 상기제1 방향과다른제2 방향으로연장되는제1 게이트전극을형성하는것을포함할수 있다.

Abstract translation: 提供了一种半导体器件制造方法。 的半导体器件制造方法包括：第一半导体图案和第二半导体图案被交替地堆叠在衬底上，形成在第一方向上延伸的第一销状结构;以及去除所述第一半导体图案，其中 由半导体图案的2暴露的第一配线图案组中形成，热处理暴露的第一布线图案组，包的第二方向与所述第一方向不同的延伸的第一擦拭器图案组 形成第一栅电极。

公开(公告)号：KR1020160063213A

公开(公告)日：2016-06-03

申请号：KR1020150022261

申请日：2015-02-13

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  성하규

IPC: H01L29/78 ,  H01L21/3205

CPC classification number: H01L21/823814 ,  H01L21/28518 ,  H01L21/324 ,  H01L21/823821 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/7831 ,  H01L21/32051 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은, 제1 영역및 제2 영역이정의된기판을준비하고, 상기제1 및제2 영역에각각, 제1 액티브핀과제2 액티브핀을형성하고, 상기기판상에, 상기제1 및제2 액티브핀과교차하는방향으로각각, 제1 게이트구조물과제2 게이트구조물을형성하고, 상기제1 게이트구조물의일측면에인접한상기제1 액티브핀에제1 리세스를형성하고, 상기제1 리세스내부에제1 에피택셜층을형성하고, 상기제1 에피택셜층 상에, 제1 실리사이드막을형성하고, 상기제2 게이트구조물의일측면에인접한상기제2 액티브핀에제2 리세스를형성하고, 상기제2 리세스내부에제2 실리사이드막을형성하는것을포함하되, 상기제2 실리사이드막은니켈(Ni)과백금(Pt)을포함한다.

Abstract translation: 提供一种制造半导体器件的方法，用于形成应力层以提供压应力以增加PMOS区域的沟道中的空穴迁移率，并且形成应力层以提供拉伸应力以增加NMOS区域的沟道中的电子迁移率 与此同时。 制造半导体器件的方法包括以下步骤：制备其上限定有第一区域和第二区域的衬底; 在第一和第二区域分别形成第一活性鳍片和第二活性鳍片; 在所述基板上沿所述第一和第二活动翅片交叉的方向形成第一栅极结构和第二栅极结构; 在所述第一活动鳍片中邻近所述第一栅极结构的一个侧表面形成第一凹部; 在第一凹槽内形成第一外延层; 在所述第一外延层上形成第一硅化物层; 在所述第二活动鳍片中邻近所述第二栅极结构的一个侧表面形成第二凹槽; 以及在所述第二凹部内形成第二硅化物层。 第二硅化物层包括镍（Ni）和铂（Pt）。