公开(公告)号：KR100272161B1

公开(公告)日：2000-12-01

申请号：KR1019970003578

申请日：1997-02-05

Applicant: 삼성전자주식회사

Inventor： 손문회 ,  신충선 ,  한진만

IPC: G11C11/40

CPC classification number: G11C11/40615 ,  G11C7/06 ,  G11C7/12 ,  G11C11/406

Abstract: PURPOSE: A method for controlling isolated gates and a circuit thereof are provided to reduce a current consumption since the level of isolated gate control signals are unnecessarily changed during the period when a block refresh is performed in a self refresh(or automatic refresh). CONSTITUTION: A method for controlling isolated gates includes a plurality of isolated gate control signal generators(310L,310R,311L,311L,312L,312R,312L,313R), a plurality of block select signal drivers(320,321,322,323) and a plurality of latches(330,331,332,333). The plurality of isolated gate control signal generators(310L,310R,311L,311L,312L,312R,312L, 313R) are each formed to correspond to memory blocks(150,151,152,153) and also receive corresponding block select signals(BLKi, i = 0-3) and a self refresh mode signal(PSRAS) to output latch isolated control signals(ISOLi, i = 0-3). The plurality of block select signal drivers(320,321,322,323) are each formed to correspond to the memory blocks(150,151,152,153) and also receive the self refresh mode signal(PSRAS), a corresponding block select signals(BLKi) and a corresponding latch isolated control signals(ISOLi) to output the first and second block driving signals(BLSi,BLSAi). The plurality of latches(330,331,332,333) each include NOR gates and an AND gates.

Abstract translation: 目的：提供一种用于控制隔离栅极的方法及其电路，以减少电流消耗，因为在自刷新（或自动刷新）期间执行块刷新的时段期间，隔离栅极控制信号的电平被不必要地改变。 构成：用于控制隔离栅极的方法包括多个隔离栅极控制信号发生器（310L，310R，311L，311L，312L，312R，312L，313R），多个块选择信号驱动器（320,321,322,323）和多个锁存器 （330331332333）。 多个隔离栅极控制信号发生器（310L，310R，311L，311L，312L，312R，312L，313R）分别形成为对应于存储块（150,151,152,153），并且还接收相应的块选择信号（BLKi，i = 0- 3）和自刷新模式信号（PSRAS）以输出锁存隔离控制信号（ISOLi，i = 0-3）。 多个块选择信号驱动器（320,321,322,323）各自形成为对应于存储块（150,151,152,153），并且还接收自刷新模式信号（PSRAS），相应的块选择信号（BLKi）和相应的锁存隔离控制信号 ISOLi）输出第一和第二块驱动信号（BLSi，BLSAi）。 多个锁存器（330,331,332,333）各自包括NOR门和AND门。

公开(公告)号：KR1019980016815A

公开(公告)日：1998-06-05

申请号：KR1019960036509

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: G11C11/407

Abstract: 반도체 메모리장치의 로우어드레스 버퍼가 개시된다. 본 발명에 따른 반도체 메모리장치의 로우어드레스 버퍼는, 외부 어드레스와 기준전압을 입력으로 하는 NP 크로스커플드 래치를 사용하는 반도체 메모리장치의 로우어드레스 버퍼에 있어서, 상기 NP 크로스커플드 래치의 제1출력과 제2출력이 NMOS 크로스커플드 래치의 서로 다른 게이트 입력으로 사용되는 것을 특징으로 한다. 따라서 본 발명에 따른 로우어드레스 버퍼는, 외부 로우어드레스 입력과 기준전압을 입력으로 받는 NP 크로스커플드 래치의 출력의 부하가 종래기술에 비해 많이 줄어들어서, 상기 NP 크로스커플드 래치의 출력이 빠르게 하이에서 로우 상태로 변할 수 있다. 또한 NMOS 크로스커플드 래치도 내부 어드레스의 발생을 빠르게 하는 장점이 있다.

公开(公告)号：KR100106069B1

公开(公告)日：1996-10-14

申请号：KR1019930031337

申请日：1993-12-30

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: H03K19/0175

公开(公告)号：KR1019970017622A

公开(公告)日：1997-04-30

申请号：KR1019950033230

申请日：1995-09-30

Applicant: 삼성전자주식회사

Inventor： 유제환 ,  손문회

IPC: G11C11/40

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지의 효율적인 시간지연과 신속한 동작을 위한 로우디코더를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클릭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우어드레스샘플링제어신호 발생회로와, 상기 로우어드레스샘플링제어회로의 출력신호로 상기 로우어드레스가 프리디코딩된 출력신호를 래치하는 로우디코더를 제공함에 있다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다

公开(公告)号：KR1019950022138A

公开(公告)日：1995-07-28

申请号：KR1019930031337

申请日：1993-12-30

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: H03K19/0175

Abstract: 본 발명은 전원전압 및 외부에서 입력되는 티티엘 레벨의 입력 신호를 입력하며, 상기 티티엘 레벨의 입력 신호를 감지하여 씨모오스 레벨의 출력 신호를 출력하기 위한 반도체 메모리 장치의 입력 버퍼에 있어서, 상기 티티엘 레벨의 입력 신호를 수신하여 유입된 접지전압 노이즈에 대응하여 입력 노드의 전위를 제어하기 위한 접지전압 노이즈 보상 수단과, 상기 입력 노드에 접속하며 일정한 트립 포인트 레벨이 설정되어 상기 입력 노드에 설정되는 신호의 전압 레벨에 대응하여 동작하는 감지부와, 상기 감지부로부터 출력되는 신호를 구동하여 정형화된 상기 씨모오스 레벨의 출력 신호를 출력하는 구동부를 구비하여, 상기 티티엘 레벨의 입력 신호가 상기 트립 포인트 이상인 경우 상기 접지전압 노이즈 발생시 상기 입력 노드의 전위를 상승시 을 특징으로 한다. 본 발명에 의한 TTL입력 버퍼는 캐패시터의 고유한 특성을 사용하여 접지전압 노이즈를 보상시킴으로써 접지전압 노이즈의 유입시에도 안정하게 동작할 수 있는 효과가 있다.

公开(公告)号：KR1019940002858A

公开(公告)日：1994-02-19

申请号：KR1019920013821

申请日：1992-07-31

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: G11C11/40

Abstract: 본 발명은 반도테 메모리 장치에 관한 것으로, 특히 시리얼 액세스 메모리를 가지는 듀얼포트 디램에 관한 것으로서, 메모리셀 어레이와 상기 메모리셀 어레이의 결합 구제용 리던던시셀 어레이를 가지는 메모리블록과, 이웃하는 상기 메모리블록 사이에 시리얼 액세스 메모리의 칼럼 디코딩 수단과, 상기 메모리블록들의 소정신호 및 외부제어신호를 입력하여 상기 시리얼 액세스 메모리의 칼럼 디코딩수단과 상기 리던던시셀 어레이의 동작을 제어 하는 수단이 상보적으로 동작하도록 제어하는 선택 동작수단을 구비하여, 서로 이웃하는 두개의 시리얼 액세스 메모리장치가 하나의 칼럼 디코더를 공유하는 데이타 입/출력 회로를 제공하므로서, 데이타 입/출력 회로가 간단해지고, 칩의 면적이 감소되며, 동작전류가 줄어드는 듀얼 포트 디램을 제공 다.

公开(公告)号：KR100238243B1

公开(公告)日：2000-01-15

申请号：KR1019970015006

申请日：1997-04-22

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: G11C11/34

Abstract: 자가 리프레쉬 동작 모드에서 전력 손실을 감소시킬 수 있는 반도체 메모리 장치 및 방법이 개시되어 있다. 본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀 어레이들을 구비하고, 복수의 메모리 셀 어레이들은 각각, 제 1, 제 2, 및 제 3 전원 단자들, 복수의 비트 라인들, 다수의 메모리 셀들, 복수의 센싱 증폭부들, 복수의 분리 소자들, 및 분리 소자 제어 회로를 구비한다. 분리 소자 제어 회로는 복수의 분리 소자들을 제어하기 위한 분리 소자 인에이블 신호를 발생시키기 위한 것으로서, 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시킨다. 본 발명에 의하면, 분리 소자들의 상태가 자가 리프레쉬 동작을 수행할 해당되는 메모리 셀 어레이 블록이 바뀔 때에만 변화하므로 자가 리프레쉬 동작 시에 소모되는 전력 손실을 감소시키는 효과를 가진다.

公开(公告)号：KR100230412B1

公开(公告)日：1999-11-15

申请号：KR1019970007818

申请日：1997-03-08

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: G11C11/407

CPC classification number: G11C7/1006 ,  G11C7/1042 ,  G11C8/10

Abstract: 본 발명은 멀티뱅크를 갖는 반도체 메모리장치에 관한 것이다. 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치는, 복수개의 뱅크로 분리되고 상기 각 뱅크는 번갈아 가며 배치되며 다수개의 단위 메모리셀 어레이들을 포함하는 메모리셀 어레이와, 출력포트들에 상기 각 뱅크의 칼럼선택라인들이 교대로 접속되고 프리디코딩 신호들, 및 리셋펄스에 응답하여 상기 복수개의 뱅크중 선택되는 뱅크의 칼럼선택라인들을 인에이블시키는 칼럼디코더를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 각 뱅크별로 별도의 칼럼디코더 영역이 추가되지 않고 상기 하나의 칼럼디코더에서 상기 각 뱅크의 칼럼디코더가 교대로 위치하여 상기 각 뱅크의 칼럼선택라인들을 교대로 출력하도록 구성되므로, 칩 크기의 증가 및 전력소모의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리될 수 있는 장점이 있다.

公开(公告)号：KR100224681B1

公开(公告)日：1999-10-15

申请号：KR1019970000521

申请日：1997-01-10

Applicant: 삼성전자주식회사

Inventor： 손문회 ,  한진만

IPC: G11C7/00

CPC classification number: G11C8/18 ,  G11C8/06

Abstract: 본 발명은 반도체 메모리 장치의 로우 어드레스 제어 회로에 관한 것으로, 클럭 신호가 인에이블될 때 인에이블되는 로우 어드레스 인에이블 신호를 출력하는 로우 어드레스 인에이블 신호 발생부와, 상기 로우 어드레스 인에이블 신호 발생부의 출력을 입력으로하여 상기 로우 어드레스 인에이블 신호가 인에이블될 때 인에이블되는 로우 어드레스 신호를 출력하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하고 상기 로우 어드레스 신호를 프리디코딩하여 프리디코딩 로우 어드레스 신호를 출력하는 로우 프리디코더와, 상기 클럭 신호를 입력으로하여 상기 클럭 신호가 인에이블될 때 제1 제어 신호를 출력하는 로우 어드레스 스트로브 버퍼와, 상기 로우 어드레스 스트로브 버퍼의 출력을 입력으로하여 상기 제1 제어 신호� � 인에이블될 때 상기 프리디코딩 로우 어드레스 신호를 로우 디코더에서 사용할 수 있도록하기위한 프리디코딩 로우 어드레스 샘플링 펄스 신호를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 프리디코더의 출력을 입력으로하고 출력단은 워드라인과 연결되어서 상기 프리디코딩 로우 어드레스 신호와 상기 프리디코딩 로우 어드레스 샘플링 펄스 신호가 인에이블될 때 상기 워드라인을 활성화시키는 로우 디코더를 구비함으로써 워드라인이 활성화되는 시간이 종래보다 약 25％ 빨라진다.

公开(公告)号：KR1019980021746A

公开(公告)日：1998-06-25

申请号：KR1019960040693

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 손문회

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치의 액티브 어레이 전원 공급 회로에 관한 것으로, 회로는 차동증폭부, 제어신호부, VCCA공급부, D-AMP 인에이블 신호부 및 피드백 신호부를 포함하여 구성되어 있다. 메모리 셀로 공급되는 전원인 VCCA의 전압 레벨이 센스 앰프의 동작시 감소되는 것을 방지하기 위하여 센스 앰프 동작시 차동증폭부(401)의 기준 전압인 VREFA보다 낮은 전압 레벨을 나타내는 소정의 전압 신호(V1)를 차동증폭부(401)에 인가하도록 하여 전형적으로 발생되는 VCCA의 전압 레벨 감소를 보다 빨리 정상 레벨로 회복시키고 있다. 차동증폭부(401)로 인가되는 제어 신호는 D-AMP인에이블 신호부(404)에서 발생되는 것으로 센스 앰프가 인에이블되는 시점보다 액티브 어레이 전원 공급 회로에 의한 지연 시간 만큼 빨리 액티브된다. 이와 같은 액티브 어레이 전원 공급 회로는 VCCA 딥을 감소시키고 그에 따라 비트 라인의 회복 시간을 단축시키게 되어 반도체 메모리 장치의 고속 동작에 유리하게 된다.