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1.发明专利
公开(公告)号：KR102230450B1
公开(公告)日：2021-03-23
申请号：KR1020150037521A
申请日：2015-03-18
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0207 , H01L27/0203 , H01L27/281
Abstract: 반도체 설계 방법 및 설계 시스템이 제공된다. 상기 반도체 장치의 설계 방법은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고, 상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고, 상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고, 상기 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.
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公开(公告)号：KR102224518B1
公开(公告)日：2021-03-08
申请号：KR1020130072507A
申请日：2013-06-24
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/02
CPC classification number: H01L21/0274 , G06F30/392 , G03F1/70 , G03F7/40 , G03F7/0035 , G06F30/39 , G06F30/394
Abstract: 더블 패터닝 레이아웃 설계 방법이 제공된다. 상기 더블 패터닝 레이아웃 설계 방법은 스키메틱 회로를 설계하되, 상기 스키메틱 회로 상의 제1 패스와 제2 패스를 포함하는 크리티컬 패스(critical paths)를 정의하여 설계하고, 제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하는 것을 포함하되, 상기 더블 패터닝 레이아웃을 설계하는 것은 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링(anchoring)하는 것을 포함한다.
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公开(公告)号：KR102224525B1
公开(公告)日：2021-03-08
申请号：KR1020140012160A
申请日：2014-02-03
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0886 , H01L27/1104 , H01L29/785 , H01L29/7851 , G06F30/39
Abstract: 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법이 제공된다. 레이아웃 디자인 시스템은, 프로세서, 중간(intermediate) 디자인이 저장된 저장모듈 및 프로세서를 이용하여, 중간 디자인을 수정하는 수정 모듈을 포함하되, 중간 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 복수의 더미 디자인을 포함하고, 각 더미 디자인은 더미 구조물과, 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고, 수정 모듈은, 복수의 더미 디자인의 일부 영역의 폭을 수정한다.
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公开(公告)号：KR102232922B1
公开(公告)日：2021-03-29
申请号：KR1020140103762A
申请日：2014-08-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 본 발명에 따른 스태틱 랜덤 액세스 메모리 장치는, 데이터 신호의 로직 상태에 응답하여 메모리 셀과 연결된 제 1 비트 라인 및 제 2 비트 라인 중 하나를 플로팅 시키고 다른 하나의 비트 라인에는 쓰기 전압을 인가하는 쓰기 드라이버, 상기 플로팅된 비트 라인의 전압을 입력받아 쓰기 실패 신호를 출력하는 쓰기 실패 감지부, 그리고 상기 쓰기 실패 신호에 응답하여 쓰기 보조 전압을 생성하는 보조 전압 생성부를 포함하되, 상기 쓰기 드라이버는 상기 쓰기 보조 전압을 상기 쓰기 전압을 인가한 비트 라인에 추가로 공급한다.
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公开(公告)号：KR102230197B1
公开(公告)日：2021-03-19
申请号：KR1020150003480A
申请日：2015-01-09
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0207 , H01L21/82
Abstract: 본 발명에 따른 반도체 집적회로의 설계 방법은, 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 준비하는 단계, 상기 표준 셀 라이브러리를 기반으로, 인접하여 배치될 표준 셀들의 특성들과 비교하여, 상기 복수의 표준 셀들 중 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계, 검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계 및 상기 복수의 표준 셀들을 배치하는 단계를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR102224525B1
公开(公告)日：2021-03-08
申请号：KR1020140012160
申请日：2014-02-03
Applicant: 삼성전자주식회사
Abstract: 레이아웃디자인시스템, 이를이용하여제조한반도체장치및 그반도체장치의제조방법이제공된다. 레이아웃디자인시스템은, 프로세서, 중간(intermediate) 디자인이저장된저장모듈및 프로세서를이용하여, 중간디자인을수정하는수정모듈을포함하되, 중간디자인은, 액티브영역과, 액티브영역상에배치된복수의더미디자인을포함하고, 각더미디자인은더미구조물과, 더미구조물의양 측에배치된더미스페이서를포함하고, 수정모듈은, 복수의더미디자인의일부영역의폭을수정한다.
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公开(公告)号：KR101697343B1
公开(公告)日：2017-01-18
申请号：KR1020150030551
申请日：2015-03-04
Applicant: 삼성전자주식회사
Abstract: 본개시는집적회로의레이아웃설계방법으로서, 집적회로를정의하는복수의표준셀들을배치및 배선함으로써제1 레이아웃을설계하고, 제1 레이아웃에대한마스크데이터준비과정에서, 제1 레이아웃을변경함으로써제2 레이아웃을생성하며, 이때, 제1 레이아웃의제1 레이어에해당하는제1 레이어패턴들의형성에필요한마스크들의개수가감소되도록제1 레이어패턴들중 제1 및제2 패턴들을서로연결함으로써제2 레이아웃을생성한다.
Abstract translation: 设计集成芯片（IC）的布局的方法包括通过放置和布线定义IC的多个标准单元来设计第一布局，以及通过在与...相关的掩模数据准备处理过程中修改第一布局来生成第二布局 第一布局，其中通过连接与第一布局的第一层相对应的第一层图案中的第一和第二图案来生成第二布局，使得形成第一层图案所需的掩模的数量减少。
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公开(公告)号：KR1020160023542A
公开(公告)日：2016-03-03
申请号：KR1020150030551
申请日：2015-03-04
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0207 , H01L29/0692 , H01L2224/0612
Abstract: 본개시는집적회로의레이아웃설계방법으로서, 집적회로를정의하는복수의표준셀들을배치및 배선함으로써제1 레이아웃을설계하고, 제1 레이아웃에대한마스크데이터준비과정에서, 제1 레이아웃을변경함으로써제2 레이아웃을생성하며, 이때, 제1 레이아웃의제1 레이어에해당하는제1 레이어패턴들의형성에필요한마스크들의개수가감소되도록제1 레이어패턴들중 제1 및제2 패턴들을서로연결함으로써제2 레이아웃을생성한다.
Abstract translation: 设计集成芯片（IC）的布局的方法包括通过放置和布线定义IC的多个标准单元来设计第一布局，以及通过在与...相关的掩模数据准备处理过程中修改第一布局来生成第二布局 第一布局，其中通过连接与第一布局的第一层相对应的第一层图案中的第一和第二图案来生成第二布局，使得形成第一层图案所需的掩模的数量减少。
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公开(公告)号：KR1020160019595A
公开(公告)日：2016-02-22
申请号：KR1020140103774
申请日：2014-08-11
Applicant: 고려대학교 산학협력단 , 삼성전자주식회사
CPC classification number: G11C11/419 , G11C7/12 , G11C11/412 , G11C2207/002
Abstract: 본발명에따른스태틱랜덤액세스메모리장치는, 단일비트라인구조의메모리셀들을포함하는제 1 메모리셀 어레이, 단일비트라인구조의메모리셀들을포함하는제 2 메모리셀 어레이, 상기제 1 메모리셀 어레이또는상기제 2 메모리셀 어레이중 어레이선택신호에따라선택된메모리셀 어레이의비트라인전압을센싱전압으로출력하고, 비선택된메모리셀 어레이의비트라인전압을기준전압으로출력하는기준전압생성부, 그리고상기센싱전압과상기기준전압의차이를증폭하여출력하는차동센스앰프를포함하되, 상기센싱전압과상기기준전압의로직상태는서로상보이다.
Abstract translation: 根据本发明，静态随机存取存储器件包括：包括单位线结构的存储单元的第一存储单元阵列; 包括单位线结构的存储单元的第二存储单元阵列; 参考电压产生单元，其输出根据阵列选择信号选择的第一和第二存储单元阵列之一的位线电压作为感测电压，并输出未选择的存储单元阵列的位线电压作为参考电压 ; 以及差分读出放大器，其放大并输出感测电压和参考电压之间的差。 感测电压和参考电压的逻辑状态彼此互补。
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