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1.发明专利
公开(公告)号：KR20210025461A
公开(公告)日：2021-03-09
申请号：KR1020200051830A
申请日：2020-04-28
Applicant: 삼성전자주식회사
IPC: G06F30/20 , G05B19/418 , G06N3/08 , G06N20/00 , H01L27/02
CPC classification number: G06F30/20 , G05B19/41885 , G06N20/00 , G06N3/08 , H01L27/0203
Abstract: 본 개시의 기술적 사상의 일측면에 따른 반도체 제조 공정 가이드 방법에 있어서, 타겟 반도체 제품에 대응하는 반도체 제조 공정 데이터를 입력받는 단계, TCAD(Technology Computer-Aided Design) 시뮬레이션 데이터를 포함하는 학습 데이터를 기반으로 기계 학습된 TCAD 모델을 이용하여 반도체 제조 공정 데이터에 대응되는 제1 반도체 특성 데이터를 생성하는 단계, 제1 반도체 제품의 반도체 특성에 대한 실제 측정 정보에 기초하여 생성된 컴팩트 모델을 이용하여 반도체 제조 공정 데이터에 대응되는 제2 반도체 특성 데이터를 생성하는 단계, 복수의 전략 모델들을 이용하여, 제1 반도체 특성 데이터 및 제2 반도체 특성 데이터로부터 복수의 전략 기준들에 따른 복수의 공정안들을 생성하는 단계 및 복수의 공정안들에 기초하여 타겟 반도체 제품의 최적 공정안을 제공하는 단계를 포함할 수 있다.
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公开(公告)号：KR102237713B1
公开(公告)日：2021-04-08
申请号：KR1020140159782A
申请日：2014-11-17
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 소자 분리막 패턴으로부터 상부로 돌출된 액티브 핀을 형성한다. 액티브 핀 및 소자 분리막 패턴 상에 더미 게이트 막 구조물 및 마스크 막을 순차적으로 형성한다. 마스크 막을 패터닝하여 각각이 제1 방향으로 연장되는 복수 개의 마스크들을 형성한다. 각 마스크들의 양 측벽에 스페이서들을 형성한다. 스페이서들 사이에 더미 게이트 마스크를 형성한다. 더미 게이트 마스크를 식각 마스크로 사용하여 더미 게이트 막 구조물을 패터닝함으로써, 각각이 제1 방향으로 연장되는 복수 개의 더미 게이트 구조물들을 형성한다. 더미 게이트 구조물들을 게이트 구조물들로 각각 치환한다. 마스크 막을 패터닝하여 마스크들을 형성할 때, 제1 방향으로 각각 연장되는 마스크들의 최초 레이아웃을 설계한다. 최초 레이아웃의 일정 영역에 마커를 사용하여 제1 방향에 실질적으로 수직한 제2 방향으로 오프셋 바이어스를 부여함으로써, 각각이 제1 방향을 따라 제2 방향으로의 폭이 변동하도록 마스크들의 최종 레이아웃을 설계한다. 마스크들의 최종 레이아웃에 따라 마스크 막을 패터닝함으로써, 각 마스크들의 제2 방향으로의 폭이 제1 방향을 따라 변동하도록 형성한다.
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公开(公告)号：KR102224525B1
公开(公告)日：2021-03-08
申请号：KR1020140012160A
申请日：2014-02-03
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0886 , H01L27/1104 , H01L29/785 , H01L29/7851 , G06F30/39
Abstract: 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법이 제공된다. 레이아웃 디자인 시스템은, 프로세서, 중간(intermediate) 디자인이 저장된 저장모듈 및 프로세서를 이용하여, 중간 디자인을 수정하는 수정 모듈을 포함하되, 중간 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 복수의 더미 디자인을 포함하고, 각 더미 디자인은 더미 구조물과, 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고, 수정 모듈은, 복수의 더미 디자인의 일부 영역의 폭을 수정한다.
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4.发明公开광 유도 구조물, 상기 광 유도 구조물을 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 프로세서 베이스드 시스템 有权导光结构，包括导光结构的图像传感器和包括图像传感器的基于处理器的系统
公开(公告)号：KR1020120009776A
公开(公告)日：2012-02-02
申请号：KR1020100070448
申请日：2010-07-21
Applicant: 삼성전자주식회사
IPC: H01L27/146
CPC classification number: H01L27/14629 , H01L27/14625 , H01L27/14643
Abstract: PURPOSE: An image sensor including an optical inducing structure and a processor based system including the same are provided to minimize plasma damage which is applied to a semiconductor substrate by forming the optical inducing structure on a reflection barrier layer. CONSTITUTION: A conductive pattern(16) which is arranged on a semiconductor substrate(4) is formed. A first insulating layer(38), a second insulating layer(43), and a third insulating layer(46) are successively formed on the conductive pattern and the semiconductor substrate. An optical inducing structure is formed in the side of the conductive pattern. A photo diode is arranged on the semiconductor substrate. A reflection barrier layer(34) is located between the semiconductor substrate and the first insulating layer. One or a plurality of wires(58) is arranged on the third insulating layer.
Abstract translation: 目的：提供一种包括光诱导结构和基于处理器的系统的图像传感器，用于通过在反射阻挡层上形成光诱导结构来使施加到半导体衬底的等离子体损伤最小化。 构成：形成布置在半导体衬底（4）上的导电图案（16）。 在导电图案和半导体基板上依次形成第一绝缘层（38），第二绝缘层（43）和第三绝缘层（46）。 在导电图案的侧面形成光诱导结构。 半导体衬底上布置有一个光电二极管。 反射阻挡层（34）位于半导体衬底和第一绝缘层之间。 一个或多个导线（58）布置在第三绝缘层上。
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公开(公告)号：KR102237713B1
公开(公告)日：2021-04-08
申请号：KR1020140159782
申请日：2014-11-17
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 반도체장치의제조방법에서, 기판상에소자분리막패턴을형성하여, 소자분리막패턴으로부터상부로돌출된액티브핀을형성한다. 액티브핀 및소자분리막패턴상에더미게이트막 구조물및 마스크막을순차적으로형성한다. 마스크막을패터닝하여각각이제1 방향으로연장되는복수개의마스크들을형성한다. 각마스크들의양 측벽에스페이서들을형성한다. 스페이서들사이에더미게이트마스크를형성한다. 더미게이트마스크를식각마스크로사용하여더미게이트막 구조물을패터닝함으로써, 각각이제1 방향으로연장되는복수개의더미게이트구조물들을형성한다. 더미게이트구조물들을게이트구조물들로각각치환한다. 마스크막을패터닝하여마스크들을형성할때, 제1 방향으로각각연장되는마스크들의최초레이아웃을설계한다. 최초레이아웃의일정영역에마커를사용하여제1 방향에실질적으로수직한제2 방향으로오프셋바이어스를부여함으로써, 각각이제1 방향을따라제2 방향으로의폭이변동하도록마스크들의최종레이아웃을설계한다. 마스크들의최종레이아웃에따라마스크막을패터닝함으로써, 각마스크들의제2 방향으로의폭이제1 방향을따라변동하도록형성한다.
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Patent Agency Ranking
公开(公告)号：KR1020160070666A
公开(公告)日：2016-06-20
申请号：KR1020150108160
申请日：2015-07-30
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L29/94
Abstract: 본발명은핀 커패시터를포함하는반도체소자에관한것으로, 보다구체적으로제1 영역및 제2 영역을갖는기판; 상기기판의상기제1 영역의상부및 상기제2 영역의상부에각각형성된제1 활성핀들및 제2 활성핀들; 상기제1 활성핀들사이의제1 트렌치를채우는소자분리막; 상기제1 활성핀들을가로지르는제1 게이트전극, 및상기제2 활성핀들을가로지르는제2 게이트전극; 및상기제1 활성핀들과상기제1 게이트전극사이에개재되어상기제1 게이트전극을따라연장되는제1 유전막, 및상기제2 활성핀들과상기제2 게이트전극사이에개재되어상기제2 게이트전극을따라연장되는제2 유전막을포함한다. 이때, 상기제1 유전막은상기소자분리막을사이에두고상기제1 트렌치의바닥면과이격되고, 상기제2 유전막은, 상기제2 활성핀들사이의제2 트렌치의바닥면과직접접촉한다.
Abstract translation: 本发明涉及包括鳍式电容器的半导体器件。 更具体地，半导体器件包括：具有第一区域和第二区域的衬底; 分别形成在所述基板的第一和第二区域的上部的第一激活翅片和第二激活翅片; 元件分离膜，其构造成填充所述第一激活翅片之间的第一沟槽; 与所述第一激活翅片交叉的第一栅电极和与所述第二激活翅片交叉的第二栅电极; 以及介于所述第一激活翅片和所述第一栅电极之间以沿着所述第一栅极电极延伸的第一电介质膜，以及介于所述第二激活翅片和所述第二栅极之间以沿着所述第二栅电极延伸的第二电介质膜。 第一电介质膜与第一沟槽的底表面分离，元件分离膜在其间，第二电介质膜直接接触第二沟槽的第二活动片之间的底表面。 因此，提供包括具有改善的电容的散热片电容器的半导体器件。
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公开(公告)号：KR1020160058404A
公开(公告)日：2016-05-25
申请号：KR1020140159782
申请日：2014-11-17
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L29/66545 , H01L29/66795 , H01L29/66818 , H01L21/0274
Abstract: 반도체장치의제조방법에서, 기판상에소자분리막패턴을형성하여, 소자분리막패턴으로부터상부로돌출된액티브핀을형성한다. 액티브핀 및소자분리막패턴상에더미게이트막 구조물및 마스크막을순차적으로형성한다. 마스크막을패터닝하여각각이제1 방향으로연장되는복수개의마스크들을형성한다. 각마스크들의양 측벽에스페이서들을형성한다. 스페이서들사이에더미게이트마스크를형성한다. 더미게이트마스크를식각마스크로사용하여더미게이트막 구조물을패터닝함으로써, 각각이제1 방향으로연장되는복수개의더미게이트구조물들을형성한다. 더미게이트구조물들을게이트구조물들로각각치환한다. 마스크막을패터닝하여마스크들을형성할때, 제1 방향으로각각연장되는마스크들의최초레이아웃을설계한다. 최초레이아웃의일정영역에마커를사용하여제1 방향에실질적으로수직한제2 방향으로오프셋바이어스를부여함으로써, 각각이제1 방향을따라제2 방향으로의폭이변동하도록마스크들의최종레이아웃을설계한다. 마스크들의최종레이아웃에따라마스크막을패터닝함으로써, 각마스크들의제2 방향으로의폭이제1 방향을따라변동하도록형성한다.
Abstract translation: 根据半导体器件的制造方法，在基板上形成隔离层图案，以形成从隔离层图案向上突出的活性销。 在有源引脚和隔离层图案上依次形成伪栅极层结构和掩模层。 通过图案化掩模层，形成分别沿第一方向延伸的多个掩模。 在每个掩模的两个侧壁上形成间隔物。 在间隔件之间形成虚拟栅极掩模。 通过使用伪栅极掩模来构图伪栅极层结构作为蚀刻掩模，形成分别沿第一方向延伸的多个虚拟栅极结构。 虚拟栅极结构分别由栅极结构代替。 当通过对掩模层进行构图来形成掩模时，设计了沿着第一方向单独延伸的掩模的初始布局。 在初始布局的预定区域基本上垂直于第一方向的第二方向上使用标记来设计偏移偏置，以设计掩模的最终布局，每个具有沿第一方向变化的第二方向的宽度 。 根据掩模的最终布局对掩模层进行图案化以形成掩模，每个掩模具有沿着第一方向变化的第二方向的宽度。
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公开(公告)号：KR1020150058597A
公开(公告)日：2015-05-29
申请号：KR1020130139840
申请日：2013-11-18
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336 , H01L27/088
CPC classification number: H01L29/785 , H01L27/0207 , H01L27/0924 , H01L27/1104 , H01L27/1211 , H01L29/0696 , H01L29/4238 , H01L29/66795 , H01L29/66818 , H01L27/0886 , H01L27/11
Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 액티브층으로부터돌출된형상으로제1 방향으로연장되어배치된액티브핀, 액티브핀 상에, 제1 방향과교차하는제2 방향으로연장되어배치된게이트구조물, 및게이트구조물의적어도일측에배치된스페이서를포함하되, 액티브핀은, 제1 영역과, 제1 영역에제1 방향으로인접한제2 영역을포함하고, 제1 영역의제2 방향폭은제2 영역의제2 방향폭과다르다.
Abstract translation: 公开了一种半导体器件及其制造方法。 所述半导体器件包括：主动销，其在从有源层突出的形状的第一方向上扩大，并布置; 在与所述第一方向交叉的第二方向上扩大的栅极结构，配置在所述有源销上; 以及间隔物，其布置在所述栅极结构的至少一侧上，其中所述有源引脚包括第一区域和第二区域，所述第一区域和所述第二区域在所述第一区域上在所述第一方向上相邻，并且所述第一区域的所述第二方向宽度与 第二区域的第二方向宽度。
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公开(公告)号：KR1020140148188A
公开(公告)日：2014-12-31
申请号：KR1020130071803
申请日：2013-06-21
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/0886 , H01L27/10826 , H01L27/10879 , H01L27/1108 , H01L27/1211 , H01L29/6681 , H01L29/785 , H01L29/0642 , H01L29/41791 , H01L2029/7858
Abstract: Provided are a semiconductor device and a method for fabricating the same. A semiconductor device includes a substrate where a first memory cell region is adjacent to a second memory cell region, an active base and a shallow trench isolation (STI) which are successively stacked on the boundary of the first and the second memory cell region of the substrate, a first and a second active fin which are arranged at both sides of the STI and protrude from the active base, and a deep trench isolation (DTI) arranged in at least one side of the active base.
Abstract translation: 提供一种半导体器件及其制造方法。 一种半导体器件包括其中第一存储单元区域与第二存储单元区域相邻的衬底，有源基极和浅沟槽隔离层（STI），它们被连续层叠在第一存储单元区域的第一和第二存储单元区域的边界上 衬底，布置在STI的两侧并从活性基底突出的第一和第二活性鳍片以及布置在活性基底的至少一侧的深沟槽隔离（DTI）。
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公开(公告)号：KR102224525B1
公开(公告)日：2021-03-08
申请号：KR1020140012160
申请日：2014-02-03
Applicant: 삼성전자주식회사
Abstract: 레이아웃디자인시스템, 이를이용하여제조한반도체장치및 그반도체장치의제조방법이제공된다. 레이아웃디자인시스템은, 프로세서, 중간(intermediate) 디자인이저장된저장모듈및 프로세서를이용하여, 중간디자인을수정하는수정모듈을포함하되, 중간디자인은, 액티브영역과, 액티브영역상에배치된복수의더미디자인을포함하고, 각더미디자인은더미구조물과, 더미구조물의양 측에배치된더미스페이서를포함하고, 수정모듈은, 복수의더미디자인의일부영역의폭을수정한다.
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