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公开(公告)号：KR1020160042496A
公开(公告)日：2016-04-20
申请号：KR1020140136437
申请日：2014-10-10
Applicant: 삼성전자주식회사
CPC classification number: G04F10/005 , H03K5/135 , H03K5/1565
Abstract: 듀티사이클에러검출장치는제1 디지털코드생성기, 클럭지연회로및 제2 디지털코드생성기를포함한다. 제1 디지털코드생성기는클럭신호의하이레벨구간의길이및 로우레벨구간의길이에각각상응하는하이디지털코드및 로우디지털코드를생성하고, 하이디지털코드및 로우디지털코드에기초하여하이레벨구간및 로우레벨구간중에서긴 구간및 짧은구간을결정하고, 긴구간을나타내는싸인신호를생성하고, 하이디지털코드및 로우디지털코드중에서짧은구간의길이에상응하는디지털코드를제1 디지털코드로서출력한다. 클럭지연회로는클럭신호를제1 디지털코드에상응하는시간동안지연시켜지연클럭신호를생성한다. 제2 디지털코드생성기는싸인신호의논리레벨에기초하여지연클럭신호의긴 구간의시작시점으로부터클럭신호의긴 구간의종료시점까지의길이에상응하는듀티에러디지털코드를생성한다.
Abstract translation: 占空比误差检测装置包括第一数字码发生器，时钟延迟电路和第二数字码发生器。 第一数字码发生器被配置为分别产生对应于时钟信号的高电平和低电平时段的长度的高数字和低数字码，确定高电平时段和低电平周期的较长周期和较短周期 基于高数字码和低数字码，产生表示较长周期的符号信号，并将对应于较短周期的高数字码和低码数字码之一作为第一数字码输出。 时钟延迟电路被配置为通过将时钟信号延迟与第一数字代码相对应的时间来产生延迟时钟信号，并且第二数字代码发生器被配置为生成对应于从开始的时间的长度的占空误差数字代码 基于符号信号，延迟时钟信号的较长周期延迟到时钟信号的较长周期的结束。
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公开(公告)号：KR1020140124202A
公开(公告)日：2014-10-24
申请号：KR1020130041661
申请日：2013-04-16
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C11/4093
CPC classification number: G11C11/4096 , G11C7/1078 , G11C7/22 , G11C11/4076 , G11C11/4093
Abstract: 본 발명은 디램에 구비되는 데이터 입력 회로에 있어서, 디램 작동 조건의 변화를 검출하는 검출부, 검출 결과를 디지털 코드로 변환하는 디지털 코드 생성부, 및 디지털 코드에 따라 신호를 지연시키는 신호 지연부를 포함하는 데이터 입력 회로를 제공한다. 또한 디램의 데이터 입력 방법에 있어서, 디램 상태 측정 단계, 측정된 상태로부터 디램 작동 조건의 변화를 검출하는 단계, 검출 결과를 디지털 코드로 변환하는 단계, 및 디지털 코드에 따라 신호를 지연시키는 단계를 포함하는 데이터 입력 방법을 제공한다. 본 발명은 데이터 신호와 데이터 스트로브 신호의 지연 정도를 유동적으로 조절함으로써, 높은 주파수에서 작동하여 좁은 유효 데이터 구간을 갖는 디램의 오작동을 방지할 수 있게 한다. 즉, 데이터가 디램 작동 조건의 영향을 크게 받지 않고 안정적으로 전송되도록 한다.
Abstract translation: 本发明涉及一种设置在DRAM中的数据输入电路，更具体地说，涉及一种数据输入电路，包括：检测单元，被配置为检测DRAM操作条件的变化;数字码产生单元，被配置为将检测结果转换为 数字码，以及配置成根据数字码延迟信号的信号延迟单元。 此外，本发明涉及一种DRAM的数据输入方法，更具体地说，涉及一种数据输入方法，包括以下步骤：测量DRAM的状态; 从测量状态检测DRAM操作条件的变化; 将检测结果转换成数字代码; 并根据数字代码延迟一个信号。 数据输入电路灵活调整数据信号与数据选通信号之间的延迟程度，以高频工作，从而防止具有窄有效数据部分的DRAM的故障。 也就是说，可以稳定地传输数据，而不受DRAM操作条件的极大影响。
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公开(公告)号：KR1020140109209A
公开(公告)日：2014-09-15
申请号：KR1020130047548
申请日：2013-04-29
Applicant: 삼성전자주식회사
CPC classification number: G11C7/222 , G11C7/06 , G11C7/1051 , G11C7/1096 , G11C2207/2272
Abstract: A memory device is provided. The memory device comprises n-1 frequency demultipliers which create a second demultiply clock or n (n is a natural number satisfying a following equation, n>=2) clocks by demultiplying a first clock; a first delay unit which creates a first demultiply clock which delays the first lock for the same time applied to the second demultiply clock or the n multiply clock for delaying; an MUX unit which receives the first demultiply clock or the n multiply clock and chooses one of the clocks; a flip-flop unit which is connected to the MUX unit, receives and synchronizes the selected demultiply clock and a first signal; and a command decoder unit which decodes the synchronized signal provided from the flip-flop unit and creates internal command signal.
Abstract translation: 提供存储器件。 存储器件包括n-1个分频器，其通过解除第一时钟而产生第二解复用时钟或n（n是满足以下等式的自然数，n> = 2）个时钟; 第一延迟单元，其创建第一多分支时钟，其延迟施加到第二解复用时钟的相同时间的第一锁定或用于延迟的n个乘法时钟; MUX单元，其接收第一多分钟时钟或n个乘法时钟并选择其中一个时钟; 连接到MUX单元的触发器单元接收并同步所选择的多分数时钟和第一信号; 以及命令解码器单元，其对从触发器单元提供的同步信号进行解码并产生内部命令信号。
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公开(公告)号：KR1020100058347A
公开(公告)日：2010-06-03
申请号：KR1020080117112
申请日：2008-11-24
Applicant: 삼성전자주식회사
Inventor： 심용
CPC classification number: G11C7/22 , G11C7/1078 , G11C2207/2227
Abstract: PURPOSE: A suspended clock state detection logic and a semiconductor device using thereof are provided to reduce power consumption even if an external clock is suspended by changing an internal circuit of a semiconductor device into a normal and a sleep mode. CONSTITUTION: An input unit(100) receives an external clock and a control signal. The input unit outputs an output signal corresponding to an external clock only when a control signal is enable. A state signal generator(200) for generating a suspended state signal determines normal or suspend sate through the voltage change of charging/discharging of an electric charge. A state signal generator generates a suspended state signal when the external clock is a suspended state. A first signal unit(210) generates a first signal by defining the change of a voltage through the charging/discharging of the electric. A second signal unit(220) generates a second signal by defining the change of a voltage through the charging/discharging of the electric.
Abstract translation: 目的：提供一种挂起时钟状态检测逻辑及其使用的半导体器件，以便即使通过将半导体器件的内部电路改变为正常睡眠模式而暂停外部时钟来降低功耗。 构成：输入单元（100）接收外部时钟和控制信号。 仅当控制信号使能时，输入单元输出与外部时钟对应的输出信号。 用于产生暂停状态信号的状态信号发生器（200）通过电荷的充电/放电的电压变化来确定正常或暂停状态。 当外部时钟处于暂停状态时，状态信号发生器产生暂停状态信号。 第一信号单元（210）通过定义通过电的充电/放电的电压变化来产生第一信号。 第二信号单元（220）通过定义通过电的充电/放电的电压变化来产生第二信号。
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Patent Agency Ranking
公开(公告)号：KR102240275B1
公开(公告)日：2021-04-14
申请号：KR1020140169579
申请日：2014-12-01
Applicant: 삼성전자주식회사
Abstract: 지연고정루프는제1 듀티사이클보정회로, 지연라인, 제2 듀티사이클보정회로, 및지연제어회로를포함한다. 제1 듀티사이클보정회로는클럭신호에대해타임-투-디지털변환을수행하여클럭신호의듀티사이클에러를검출하고, 검출된클럭신호의듀티사이클에러에기초하여클럭신호의듀티사이클을보정하여보정클럭신호를생성한다. 지연라인은지연제어코드에기초하여보정클럭신호를지연시켜지연보정클럭신호를생성한다. 제2 듀티사이클보정회로는피드백루프를통해출력클럭신호를수신하고, 출력클럭신호에대해적분동작을수행하여출력클럭신호의듀티사이클에러를검출하고, 검출된출력클럭신호의듀티사이클에러에기초하여지연보정클럭신호의듀티사이클을조절하여출력클럭신호를생성한다. 지연제어회로는클럭신호및 출력클럭신호에기초하여지연제어코드를생성한다.
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公开(公告)号：KR1020160065516A
公开(公告)日：2016-06-09
申请号：KR1020140169579
申请日：2014-12-01
Applicant: 삼성전자주식회사
CPC classification number: H03K7/08 , H03K5/1565 , H03L7/085 , G11C7/225 , G11C7/1072 , G11C7/222 , G11C8/00 , G11C29/52 , G11C2029/1208
Abstract: 지연고정루프는제1 듀티사이클보정회로, 지연라인, 제2 듀티사이클보정회로, 및지연제어회로를포함한다. 제1 듀티사이클보정회로는클럭신호에대해타임-투-디지털변환을수행하여클럭신호의듀티사이클에러를검출하고, 검출된클럭신호의듀티사이클에러에기초하여클럭신호의듀티사이클을보정하여보정클럭신호를생성한다. 지연라인은지연제어코드에기초하여보정클럭신호를지연시켜지연보정클럭신호를생성한다. 제2 듀티사이클보정회로는피드백루프를통해출력클럭신호를수신하고, 출력클럭신호에대해적분동작을수행하여출력클럭신호의듀티사이클에러를검출하고, 검출된출력클럭신호의듀티사이클에러에기초하여지연보정클럭신호의듀티사이클을조절하여출력클럭신호를생성한다. 지연제어회로는클럭신호및 출력클럭신호에기초하여지연제어코드를생성한다.
Abstract translation: 延迟锁定环路以高速度运行并具有高分辨率，包括第一占空比校正电路，延迟线，第二占空比校正电路和延迟控制电路。 第一占空比校正电路通过对时钟信号执行时间 - 数字转换来检测时钟信号的占空比误差，并且通过基于检测到的占空比误差校正时钟信号的占空比来产生校正时钟信号 时钟信号。 延迟线通过基于延迟控制码延迟校正的时钟信号来产生延迟的校正时钟信号。 第二占空比校正电路通过反馈回路接收输出时钟信号，通过对输出时钟信号进行积分运算来检测输出时钟信号的占空比误差，并通过调整输出时钟信号的占空比来生成输出时钟信号 基于检测到的输出时钟信号的占空比误差来延迟校正时钟信号。 延迟控制电路基于时钟信号和输出时钟信号产生延迟控制代码。
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公开(公告)号：KR1020150129424A
公开(公告)日：2015-11-20
申请号：KR1020140056366
申请日：2014-05-12
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1084 , G11C7/1054
Abstract: 입력버퍼는제1 버퍼부, 피드백부 및제2 버퍼부를포함한다. 제1 버퍼부는입력신호에기초하여출력노드로증폭신호를출력한다. 피드백부는출력노드와연결되는피드백회로를이용하여증폭신호를제어한다. 제2 버퍼부는출력노드로부터증폭신호를버퍼링하여버퍼출력신호를제공한다. 본발명에따른입력버퍼를사용하면피드백부에포함되는피드백회로에의해제1 인버터노드의전압이감소되지않기때문에입력버퍼를고속으로동작시킬수 있다.
Abstract translation: 输入缓冲器包括第一缓冲部分，反馈部分和第二缓冲部分。 第一缓冲器部分基于输入信号将输出的放大信号输出到输出节点。 反馈部分通过使用连接到输出节点的反馈电路控制放大信号。 第二缓冲器部分通过缓冲来自输出节点的放大信号来提供缓冲器输出信号。 第一逆变器节点的电压不被包括在反馈部分中的反馈电路减小，并且输入缓冲器可以高速运行。
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公开(公告)号：KR1020140109214A
公开(公告)日：2014-09-15
申请号：KR1020130061057
申请日：2013-05-29
Applicant: 삼성전자주식회사
IPC: G11C7/22 , G11C7/10 , G11C8/10 , G11C11/4076
CPC classification number: G11C7/22 , G11C7/1063 , G11C7/109 , G11C11/4076 , G11C2207/2272
Abstract: A semiconductor memory device and a method for operating the same are provided. The semiconductor memory device comprises: a buffer for outputting a first delay signal by receiving a first signal; a command decoder for outputting a second signal; a mask pulse signal generator for generating a mask pulse signal by receiving the first delay signal and the second signal; and a signal reshaper for reshaping the first delay signal or the second signal by receiving the first delay signal, the second signal, and the mask pulse signal.
Abstract translation: 提供半导体存储器件及其操作方法。 半导体存储器件包括：缓冲器，用于通过接收第一信号来输出第一延迟信号; 用于输出第二信号的命令解码器; 掩模脉冲信号发生器，用于通过接收第一延迟信号和第二信号来产生掩模脉冲信号; 以及用于通过接收第一延迟信号，第二信号和掩模脉冲信号来重新形成第一延迟信号或第二信号的信号整形器。
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