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公开(公告)号：KR102237733B1
公开(公告)日：2021-04-08
申请号：KR1020140173680A
申请日：2014-12-05
Applicant: 삼성전자주식회사
IPC: H03K19/0185
Abstract: 버퍼 회로는 제1 차동 증폭기, 제2 차동 증폭기, 제3 차동 증폭기 및 혼합기를 포함한다. 제1 차동 증폭기는 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성한다. 제2 차동 증폭기는 양성 차동 신호 및 음성 차동 신호에 기초하여 제1 신호를 생성한다. 제3 차동 증폭기는 양성 차동 신호 및 음성 차동 신호에 기초하여 제1 신호와 위상이 상이한 제2 신호를 생성한다. 혼합기는 제1 신호와 제2 신호를 혼합한 신호를 출력 신호로서 출력한다.
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公开(公告)号：KR101767448B1
公开(公告)日：2017-08-14
申请号：KR1020100089241
申请日：2010-09-13
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1012 , G11C7/1048 , G11C7/1084 , G11C7/1087
Abstract: 데이터수신장치는적분부, 센스앰프부및 래치부를포함한다. 적분부는샘플링피드백신호에기초하여데이터신호를적분하여제1 등화신호를생성한다. 센스앰프부는센싱피드백신호에기초하여제1 등화신호를감지하여제2 등화신호를생성한다. 래치부는제2 등화신호를래치하여샘플링데이터신호를생성한다.
Abstract translation: 数据接收装置包括积分单元，读出放大器单元和锁存单元。 积分单元基于采样反馈信号对数据信号进行积分以生成第一均衡信号。 感测放大器单元基于感测反馈信号感测第一均衡信号并产生第二均衡信号。 锁存单元锁存第二均衡信号以产生采样数据信号。
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公开(公告)号：KR1020150137385A
公开(公告)日：2015-12-09
申请号：KR1020140065149
申请日：2014-05-29
Applicant: 삼성전자주식회사
CPC classification number: G11C7/12 , G11C5/147 , G11C7/1057 , G11C29/021 , G11C29/028 , G11C29/50008 , G11C2207/2254 , H03K19/0005
Abstract: 본발명의실시예에따른반도체메모리장치는전원전압에비례하는출력하이레벨전압(VOH)을갖는데이터신호를생성하는출력드라이버를포함한다. 본발명의실시예에따른반도체메모리장치에의하면, 데이터신호의출력하이레벨전압을전원전압에비례하여결정함으로써다양한 PVT 조건에서발생하는노이즈를줄일수 있다.
Abstract translation: 根据本发明实施例的半导体存储器件包括产生具有与电源电压成比例的输出高电平电压（VOH）的数据信号的输出驱动器。 根据本发明实施例的半导体存储器件，可以通过根据电源电压确定数据信号的VOH来减少在各种PVT条件下产生的噪声。
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公开(公告)号：KR1020150016468A
公开(公告)日：2015-02-12
申请号：KR1020130131340
申请日：2013-10-31
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C7/10
CPC classification number: G11C7/1066 , G11C7/1069 , G11C11/4096 , G11C2207/105 , G11C2207/2272
Abstract: 본 발명에 따른 출력 회로는 제 1 데이터 신호를 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버, 그리고 제 2 데이터 신호를 반전 클록 신호에 동기하여 상기 출력 패드로 직접 전달하는 제 2 출력 드라이버를 포함하고, 상기 클록 신호 및 상기 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공될 수 있다.
Abstract translation: 根据本发明的输出电路包括：第一输出驱动器，其将第一数据信号与时钟信号同步，并将同步信号直接发送到输出焊盘;以及第二输出驱动器，其将第二数据信号与反相时钟信号同步;以及 直接将同步信号发送到输出板。 时钟信号和反相时钟信号复用第一数据信号和第二数据信号。
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Patent Agency Ranking
公开(公告)号：KR101398196B1
公开(公告)日：2014-05-26
申请号：KR1020080001985
申请日：2008-01-08
Applicant: 삼성전자주식회사
IPC: G11C11/407 , G11C11/4076
CPC classification number: H03L7/0812 , G11C7/1051 , G11C7/1066 , G11C7/22 , G11C7/222 , G11C2207/107 , H04L7/0008 , H04L7/0091
Abstract: 반도체 장치가 개시된다. 상기 반도체 장치는 선택 회로와 위상 검출기를 포함한다. 상기 선택 회로는 컨트롤러로부터 출력된 제1선택 신호에 응답하여 상기 컨트롤러로부터 출력된 제1클락 신호 또는 상기 제1클락 신호를 제1입력으로 하는 위상 동기 루프의 출력 신호를 타이밍 신호로서 출력한다. 상기 위상 검출기는 상기 컨트롤러로부터 출력된 제2클락 신호와 상기 선택 회로로부터 출력된 상기 타이밍 신호와의 위상 차이를 나타내는 전압 신호를 발생한다. 상기 반도체 장치는 데이터 포트와, 데이터를 저장하기 위한 메모리 코어와, 상기 선택 회로로부터 출력된 상기 타이밍 신호에 응답하여 상기 메모리 코어로부터 출력된 상기 데이터를 시리얼라이즈하고 시리얼라이즈된 데이터를 상기 데이터 포트를 통하여 상기 컨트롤러로 출력하기 위한 시리얼라이저를 더 포함한다. 상기 제1선택 신호는 상기 데이터 포트를 통하여 상기 컨트롤러로 출력된 데이터 또는 상기 전압 신호 중에서 적어도 하나에 기초하여 상기 컨트롤러에 의하여 발생한 신호이다.
tSAC, GDDR5, 위상 동기 루프-
公开(公告)号：KR101374336B1
公开(公告)日：2014-03-17
申请号：KR1020070102641
申请日：2007-10-11
Applicant: 삼성전자주식회사
IPC: G11C7/22 , G11C11/407
CPC classification number: G06F1/12
Abstract: 본 발명은 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치 및 제어부를 공개한다. 이 시스템은 클럭신호 및 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 제어부, 및 라이트 클럭신호를 분주하여 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기와, 클럭신호와 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 교정 제어신호에 응답하여 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 출력 클럭신호들의 반대 위상의 신호를 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부로 구성된 반도체 메모리 장치로 구성되어 있다.
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公开(公告)号：KR1020130092299A
公开(公告)日：2013-08-20
申请号：KR1020120013948
申请日：2012-02-10
Applicant: 삼성전자주식회사
CPC classification number: G11C8/18 , G11C7/10 , G11C7/1066 , G11C7/222 , G11C11/41 , G11C29/023 , G11C29/028 , G11C2207/2272
Abstract: PURPOSE: A latency control circuit and a semiconductor memory device including the same achieve column address strobe (CAS) latency suitable to a high frequency operation and having a big value by simplifying the configuration of a multiplexer for multiplexing a sampling clock signal. CONSTITUTION: A multiplexer (120) performs multiplexing for multiple sampling clock signals and generates multiple sampling control signals in response to CAS latency. A transfer control signal generating circuit (170) generates multiple transfer control signals having different phases based on an output clock signal. A latency control signal generating circuit (130) generates a delayed reading information signal in response to a CAS latency signal and an internal clock signal and generates a latency control signal based on the delayed reading information signal in response to the sampling control signals and the transfer control signals.
Abstract translation: 目的：一种等待时间控制电路和半导体存储器件，其包括通过简化用于多路复用采样时钟信号的多路复用器的配置来实现适用于高频操作并具有大的值的列地址选通（CAS）延迟。 构成：多路复用器（120）对多个采样时钟信号执行多路复用，并根据CAS延迟产生多个采样控制信号。 传输控制信号发生电路（170）基于输出时钟信号产生具有不同相位的多个传输控制信号。 等待时间控制信号发生电路（130）响应于CAS等待时间信号和内部时钟信号产生延迟的读取信息信号，并且响应于采样控制信号和传送而产生基于延迟读取信息信号的等待时间控制信号 控制信号。
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公开(公告)号：KR1020110137565A
公开(公告)日：2011-12-23
申请号：KR1020100057570
申请日：2010-06-17
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L25/0657 , H01L24/16 , H01L24/94 , H01L25/50 , H01L2224/0557 , H01L2224/06131 , H01L2224/06135 , H01L2225/06541 , H01L2924/00014 , H01L2924/0002 , H01L2924/01004 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/30105 , H01L2224/05552
Abstract: PURPOSE: A semiconductor chip package and a manufacturing method thereof are provided to multiply a transfer speed by reducing the parasitic capacitance of a penetrating electrode line. CONSTITUTION: A first layer(120) and a second layer(130) are laminated on the upper side of a semiconductor substrate(110). The semiconductor substrate, the first layer, and the second layer are laminated into the form of a die stack. The first layer comprises a first penetrating electrode and a second penetrating electrode. The second layer comprises a third penetrating electrode and a fourth penetrating electrode. The first penetrating electrode is connected to the fourth penetrating electrode and the second penetrating electrode is connected to the third penetrating electrode. Electrode pads(114,115) are arranged on the upper side of the semiconductor substrate. A solder ball(113) is arranged on the lower side of the semiconductor substrate. A first input-output circuit(122) and a second input-output circuit(132) comprise an input buffer and an output driver.
Abstract translation: 目的：提供半导体芯片封装及其制造方法，通过减少穿透电极线的寄生电容来乘以传输速度。 构成：在半导体衬底（110）的上侧层压第一层（120）和第二层（130）。 将半导体衬底，第一层和第二层层叠成模具叠层的形式。 第一层包括第一穿透电极和第二穿透电极。 第二层包括第三穿透电极和第四穿透电极。 第一穿透电极连接到第四穿透电极，第二穿透电极连接到第三穿透电极。 电极焊盘（114,115）布置在半导体衬底的上侧。 焊料球（113）布置在半导体衬底的下侧。 第一输入输出电路（122）和第二输入输出电路（132）包括输入缓冲器和输出驱动器。
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公开(公告)号：KR1020100101449A
公开(公告)日：2010-09-17
申请号：KR1020090019949
申请日：2009-03-09
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C11/4096
CPC classification number: G11C7/1006 , G11C7/1009 , G11C7/1012 , G11C7/1078 , G11C7/1087 , G11C7/1096
Abstract: PURPOSE: A memory device, a mask data transferring method thereof, and an input data aligning method thereof are provided to reduce the chip size by using a data pin during transferring a mask data. CONSTITUTION: The data(DQ0~DO7) is transmitted through a plurality of data pins(101~108). The mask data(DM0~DM7) is transmitted among a plurality of data pins through one or more data pin. The transfer period of mask data is integer of the transfer period of data. The data is transmitted through a plurality of data pins to the burst mode.
Abstract translation: 目的：提供一种存储器件，其掩模数据传送方法及其输入数据对准方法，以在传送掩模数据期间通过使用数据引脚来减小芯片尺寸。 构成：数据（DQ0〜DO7）通过多个数据引脚（101〜108）传输。 掩模数据（DM0〜DM7）通过一个或多个数据引脚在多个数据引脚之间传输。 掩码数据的传输周期是数据传输周期的整数。 数据通过多个数据引脚传输到突发模式。
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