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公开(公告)号：KR102228454B1
公开(公告)日：2021-03-16
申请号：KR1020140021438A
申请日：2014-02-24
Applicant: 삼성전자주식회사
CPC classification number: G06F21/31 , G01R31/318588 , G06F21/602
Abstract: 본 발명에 따른 복수의 프로세서들을 갖는 디바이스에 대한 디버깅 방법은: 상기 디바이스로 입력된 사용자의 요청을 검증하는 단계; 상기 요청이 합법적인 사용자의 요청이라면, 상기 사용자와 상기 디바이스 사이에서 챌린지-리스판스 인증 동작을 수행하는 단계; 상기 사용자로부터 전송된 접근 제어 정보를 근거로 하여 상기 복수의 프로세서들 각각의 JTAG에 대한 접근을 활성 혹은 비활성시키는 단계; 및 상기 활성화된 적어도 하나의 접근을 통하여 디버깅을 수행하는 단계를 포함한다.
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公开(公告)号：KR101925868B1
公开(公告)日：2018-12-06
申请号：KR1020120052602
申请日：2012-05-17
Applicant: 삼성전자주식회사
Abstract: 본 발명에 따른 모듈러 계산 유닛은, 제 1 데이터를 입력받아 제 1 오퍼런드를 발생하는 제 1 입력 발생기, 제 2 데이터를 입력받아 제 2 오퍼런드를 발생하는 제 2 입력 발생기, 상기 제 1 및 제 2 오퍼런드들을 입력받아 누산 혹은 쉬프트 연산을 수행함으로써 캐리와 썸을 출력하는 누산기, 상기 캐리와 상기 썸을 입력받아 덧셈 연산을 통하여 결과값을 출력하는 캐리 전파 가산기, 및 외부로부터 데이터 혹은 상기 결과값을 입력받고, 상기 제 1 및 제 2 데이터를 출력하는 데이터 핸들러를 포함한다.
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公开(公告)号：KR1020130128701A
公开(公告)日：2013-11-27
申请号：KR1020120052609
申请日：2012-05-17
Applicant: 삼성전자주식회사
IPC: G06F7/52
Abstract: A modular multiplier, given in the present invention, includes a first register which stores the previous accumulation value calculated in the previous cycle; a second register which stores the previous quotient calculated in the previous cycle; a quotient generator which generates a quotient to be used in the next cycle using the previous accumulation value from the first register; and an accumulator which receives a multiplicand, a modulus, the bit value of a multiplier, the previous accumulation value, and the previous quotient and calculates a new accumulation value. The calculated accumulation value is updated into the first register, and the generated quotient is updated into the second register.
Abstract translation: 在本发明中给出的模乘法器包括：第一寄存器，其存储在前一周期中计算的先前累积值; 第二寄存器，存储在前一周期中计算的先前商; 商产生器，其使用来自第一寄存器的先前累积值生成将在下一周期中使用的商; 以及累加器，其接收被乘数，模数，乘数的比特值，先前累积值和先前商，并计算新的累积值。 计算出的积累值被更新为第一个寄存器，并将生成的商更新为第二个寄存器。
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公开(公告)号：KR101929984B1
公开(公告)日：2018-12-18
申请号：KR1020120052609
申请日：2012-05-17
Applicant: 삼성전자주식회사
IPC: G06F7/52
Abstract: 본 발명에 따른 모듈러 곱셈기는, 이전 싸이클에서 계산된 이전 누산값을 저장하는 제 1 레지스터, 상기 이전 싸이클에서 계산된 이전 몫을 저장하는 제 2 레지스터, 상기 제 1 레지스터로부터 출력된 상기 이전 누산값을 이용하여 다음 싸이클에서 사용될 몫을 발생하는 몫 발생기, 및 피승수, 모듈러스, 승수의 비트값, 상기 이전 누산값 및 상기 이전 몫을 입력받아 누산값을 계산하는 누산기를 포함하고, 상기 계산된 누산값은 상기 제 1 레지스터에 업데이트되고, 상기 발생된 몫은 상기 제 2 레지스터에 업데이트된다.
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公开(公告)号：KR101794807B1
公开(公告)日：2017-11-08
申请号：KR1020110009584
申请日：2011-01-31
Applicant: 삼성전자주식회사
Abstract: 몽고메리역원계산장치가개시된다. 상기몽고메리역원계산장치는각각이변수값을저장하기위한다수의레지스터들, 모듈러스(P)를저장하기위한모듈러스레지스터, 상기모듈러스(P)에대한다중곱을수행하기위한곱셈기, 상기다수의레지스터들각각에저장된변수값 및상기곱셈기의출력값을비교하여다수의제어신호들을발생하는비교기, 각각이상기다수의제어신호들중 적어도하나의제1 제어신호에응답하여, 상기다수의레지스터들중에서대응되는레지스터에저장된상기변수값의비트들을시프트시키기위한다수의시프터들, 상기다수의제어신호들중 제2 제어신호에응답하여, 상기다수의시프터들중 일부로부터출력된값들에대한 mod2의몫(q)을계산하기위한몫 생성블럭, 및상기다수의제어신호들중 적어도하나의제3 제어신호에응답하여, 상기몫(q)을이용하여상기다수의시프터들각각의상기출력값의업데이트값을계산하기위한연산블럭을포함하고, 상기 m은 2 이상의자연수이다.
Abstract translation: 公开了一种蒙哥马利反演计算装置。 蒙哥马利逆计算单元是所述多个寄存器中的，一个模数寄存器，多产品乘法器，寄存器用于存储模量（P）为每个变量的存储值的对所述模数（P）的数量 该变量的存储值，以及响应于所述多个控制信号的比较器，每个移相器的多个控制信号的用于通过比较所述乘法器的输出值产生的所述至少一个第一控制信号，从所述多个寄存器对应于寄存器 用于移动该变量的值的所存储的比特的多个移位器，所述多个控制信号，一个模2 uimok（q），用于输出的值的控制信号中的第二响应从所述多个移位器中的一部分 股用于计算响应于该控制信号产生的块，并且所述多个所述至少一个第三控制信号的，所述商（q），所述多个移位器的输出值用 它包括一个计算块，用于计算日期值，并且其中m是2或更大的自然数。
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Patent Agency Ranking
公开(公告)号：KR101590322B1
公开(公告)日：2016-02-19
申请号：KR1020090042541
申请日：2009-05-15
Applicant: 삼성전자주식회사
CPC classification number: G06F7/728
Abstract: 본발명은긴경로캐리값을예측하여몽고메리모듈러곱셈의연산임계경로가감소된모듈러곱셈기및 연산임계경로를감소시키는방법을개시한다. 상기모듈러곱셈기는, 모듈러스, 임의의 2 상수를이용하여모듈러곱셈의몫 및연산결과를구하는것으로, 감산기, 캐리예측기및 누산기를구비한다. 상기감산기는중간계산결과를이용하여현재단계의연산결과를구하는과정에포함되는짧은경로캐리를연산한다. 상기캐리예측기는중간계산결과를이용하여상기연산결과를구하는과정에포함되는긴경로캐리를예측한다. 상기누산기는상기짧은경로캐리및 상기긴경로캐리를이용하여상기현재단계의연산결과를축적시킨다. 상기중간계산결과는이전단계에서계산한연산결과및 현재단계에서계산된두 상수의부분곱을더한것이다.
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公开(公告)号：KR1020120088316A
公开(公告)日：2012-08-08
申请号：KR1020110009584
申请日：2011-01-31
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A Montgomery inverse computing device and a method thereof are provided to perform a shift operation and a modular reduction operation while computing Montgomery inverse. CONSTITUTION: A plurality of shifters(420,440,460,480) shifts bits of variable stored in a register in response to one or more first control signals. A lot generation block(500) calculates a lot about output values from a plurality of shifters in response to a second control signal. A computation block(600) computes an update value of each output value of the shifter in response to a third control signal.
Abstract translation: 目的：提供蒙哥马利逆计算装置及其方法，用于在计算蒙哥马利逆时执行换档操作和模块化减速操作。 构成：响应于一个或多个第一控制信号，多个移位器（420,440,460,480）移位存储在寄存器中的变量的位。 许多生成块（500）响应于第二控制信号从多个移位器计算关于输出值的很多。 计算块（600）响应于第三控制信号计算移位器的每个输出值的更新值。
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公开(公告)号：KR102228454B1
公开(公告)日：2021-03-16
申请号：KR1020140021438
申请日：2014-02-24
Applicant: 삼성전자주식회사
Abstract: 본발명에따른복수의프로세서들을갖는디바이스에대한디버깅방법은: 상기디바이스로입력된사용자의요청을검증하는단계; 상기요청이합법적인사용자의요청이라면, 상기사용자와상기디바이스사이에서챌린지-리스판스인증동작을수행하는단계; 상기사용자로부터전송된접근제어정보를근거로하여상기복수의프로세서들각각의 JTAG에대한접근을활성혹은비활성시키는단계; 및상기활성화된적어도하나의접근을통하여디버깅을수행하는단계를포함한다.
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公开(公告)号：KR1020170040721A
公开(公告)日：2017-04-13
申请号：KR1020150168664
申请日：2015-11-30
Applicant: 삼성전자주식회사
Abstract: 본발명에따른네트워크통신을지원하는장치에포함된인증장치는, 상대방의인증서를수신하고, 상기수신된인증서를분석, 혹은검증하는인증서핸들러, 상기상대방의인증요청을수신하고, 상기인증요청에응답하여난수를발생하고, 상기난수에대응하는챌린지를발생하고, 상기챌린지에대응하는상기상대방의리스판스를검증하는암호프리미티브스, 상기분석된인증서, 상기난수, 상기챌린지, 상기리스판스를저장하는공유메모리, 및인증프로토콜에따른레지스터설정을통하여상기인증서핸들러, 상기암호프리미티브스, 및상기공유메모리를제어하는인증제어기를포함한다.
Abstract translation: 包括在根据本发明的用于支持网络通信的装置中的认证装置包括证书处理器，用于接收对方的证书并分析或验证接收到的证书， 响应于所述挑战生成随机数，生成对应于所述随机数的挑战，以及验证对应于所述挑战的所述对手的响应，所分析的证书，所述随机数，所述挑战， 以及用于根据认证协议通过注册设置来控制证书处理器，密码原语和共享存储器的认证控制器。
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公开(公告)号：KR101685354B1
公开(公告)日：2016-12-13
申请号：KR1020100100200
申请日：2010-10-14
Applicant: 삼성전자주식회사
CPC classification number: G06F7/72
Abstract: 모듈러연산기가개시된다. 상기모듈러연산기는제1정수를수신하여저장하는제1레지스터와, 제2정수를수신하여저장하는제2레지스터와, 상기제1레지스터의출력단과상기제2레지스터의출력단에접속된계산기와, 상기제1정수의부호와상기제2정수의부호를참조하여상기제1정수와상기제2정수의합 또는차와, 모듈러스값과의산술연산을수행할상기계산기의산술연산동작을제어하기위한컨트롤러를포함한다. 상기모듈러연산기는상기모듈러스값을저장하고상기계산기로출력하기위한제3레지스터를더 포함한다.
Abstract translation: 提供了一种模块化计算器和一种执行模数计算的方法。 模块化计算器包括：第一寄存器，用于接收和存储第一整数;第二寄存器，用于接收和存储第二整数;连接到第一寄存器的输出端的计算器和第二寄存器的输出端，以及 控制器通过参考第一整数的符号和第二整数的符号来确定计算器的算术运算，并且控制计算器对第一整数的加法和减法之一执行所确定的算术运算， 第二整数和模数值。
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