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公开(公告)号：KR100647481B1
公开(公告)日：2006-11-17
申请号：KR1020010023772
申请日：2001-05-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법이 개시되어 있다. 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 도전층 및 하드 마스크층을 포함한 게이트 전극을 복수개 형성한다. 산화 공정을 실시하여 게이트 전극들의 측면 및 게이트 전극들 사이의 액티브 영역 상에 제1 산화막을 형성한다. 각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성한다. 습식 케미칼을 이용하여 액티브 영역 상의 산화막을 완전히 제거한다. 결과물의 전면에 질화물로 이루어진 식각 저지막 및 산화물로 이루어진 층간 절연막을 차례로 형성한다. 층간 절연막 및 식각 저지막을 식각하여 게이트 전극들 사이의 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성한다. 게이트 스페이서의 식각 후 액티브 영역 상의 산화막을 완전히 제거함으로써 후속의 셀프-얼라인 콘택 식각시 액티브 영역 상의 잔류 산화막 두께의 균일도를 조정하여 실리콘 리세스를 최소화할 수 있다.
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公开(公告)号：KR1019970018550A
公开(公告)日：1997-04-30
申请号：KR1019950029282
申请日：1995-09-07
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 메모리 장치의 커패시터 제조 방법에 관하여 개시되어 있다. 콘택홀의 중앙으로부터 그 중심이 평면적으로 일정거리 이동(shift)되어 콘택홀 한쪽 내벽에 스페이서 형태를 갖는 스토리지 전극을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터가 제공된다. 따라서, 현재 적용가능한 공정을 이용하여 공정의 추가없이 커패시터의 여유를 확보할 수 있다.
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公开(公告)号：KR1019970013363A
公开(公告)日：1997-03-29
申请号：KR1019950028521
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 단순한 공정으로 커패시터를 제조하여 원가를 절감할 수 있는 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 본 발명은 트랜지스터가 형성된 반도체 기판 상에 제1 폴리실리콘막, 제1 절연막, 비트라인 및 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 질화막, 제3 절연막, 제2 폴리실리콘막, 제4 절연막 및 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 제4 절연막을 식각한 후 상기 제4 절연막의 측벽에 폴리머층을 형성하는 단계와 상기 폴리머층을 마스크로 제2 폴리실리콘막, 제3 절연막, 질화막, 제2 절연막 및 제1 절연막을 식각하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 기판의 전면에 제3 폴리실리콘막을 형성한 후 이방성 식각하여 폴리실리콘막 스페이서를 형성하는 단계와, 상기 기판의 전면에 제5 절연막을 형성한 후 식각하여 산화막 스페이서를 형성하는 단계와, 상기 폴리실리콘막 스페이 를 식각하여 절연하는 단계와, 상기 절연된 폴리실리콘막 스페이서를 갖는 기판의 전면에 유전체막 및 플레이트전극용 제4 폴리실리콘막을 형성하는 단계를 포함한다. 본 발명은 매몰콘택과 커패시터 제조를 머지(Mergy)하여 진행함으로써 1번의 사진공정으로 가능하기 때문에 공정을 단순화할 수 있고, 이에 따라 반도체 장치의 제조원가 절감시킬 수 있다. 또한 기존의 매몰콘택용 사진공정과 캡을 위한 사진공정시 미스얼라인먼트 인한 문제도 해결할 수 있다.
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公开(公告)号：KR1020060040462A
公开(公告)日：2006-05-10
申请号：KR1020040090063
申请日：2004-11-05
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/76834 , H01L23/485 , H01L27/10855 , H01L27/10885 , H01L2924/0002 , H01L2924/00
Abstract: 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들을 제공한다. 상기 반도체 장치들 및 그 형성방법들은 라인 패턴 및 그에 인접한 랜딩 패드 사이의 전기적인 쇼트를 방지할 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판의 상부에 두 개의 라인 패턴들이 배치된다. 상기 라인 패턴들의 각각은 차례로 적층된 라인 및 라인 캐핑막 패턴을 사용해서 형성한다. 상기 라인은 텅스텐 막을 사용해서 형성한다. 상기 라인 패턴들 사이에 위치하도록 라인 패턴들의 측벽들에 라인 스페이서들이 각각 배치된다. 상기 라인 스페이서들 중 하나는 라인 캐핑막 패턴의 측벽의 일부분 및 라인의 측벽의 전면을 덮도록 형성한다. 상기 라인 패턴들 사이에 랜딩 패드를 형성한다. 이때에, 상기 라인 패턴들 중 하나는 랜딩 패드에 마주대하는 측부에 위치되도록 라인 캐핑막 패턴 및 라인 사이에 트랜치를 적어도 갖는다.
랜딩 패드, 라인 패턴, 트랜치.-
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Patent Agency Ranking
公开(公告)号：KR100629269B1
公开(公告)日：2006-09-29
申请号：KR1020040090063
申请日：2004-11-05
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/76834 , H01L23/485 , H01L27/10855 , H01L27/10885 , H01L2924/0002 , H01L2924/00
Abstract: 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그 형성방법들을 제공한다. 상기 반도체 장치들 및 그 형성방법들은 라인 패턴 및 그에 인접한 랜딩 패드 사이의 전기적인 쇼트를 방지할 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판의 상부에 두 개의 라인 패턴들이 배치된다. 상기 라인 패턴들의 각각은 차례로 적층된 라인 및 라인 캐핑막 패턴을 사용해서 형성한다. 상기 라인은 텅스텐 막을 사용해서 형성한다. 상기 라인 패턴들 사이에 위치하도록 라인 패턴들의 측벽들에 라인 스페이서들이 각각 배치된다. 상기 라인 스페이서들 중 하나는 라인 캐핑막 패턴의 측벽의 일부분 및 라인의 측벽의 전면을 덮도록 형성한다. 상기 라인 패턴들 사이에 랜딩 패드를 형성한다. 이때에, 상기 라인 패턴들 중 하나는 랜딩 패드에 마주대하는 측부에 위치되도록 라인 캐핑막 패턴 및 라인 사이에 트랜치를 적어도 갖는다.
랜딩 패드, 라인 패턴, 트랜치.Abstract translation: 提供了在线图案侧具有沟槽的半导体器件及其形成方法。 半导体器件及其形成方法提供了防止线图案和与其相邻的焊盘之间的电短路的方式。 为此，在半导体衬底的顶部布置两个线图案。 每个线图案使用顺序堆叠的线和线帽膜图案形成。 该线由钨膜形成。 并且线间隔物分别设置在线图案的侧壁上以位于线图案之间。 其中一个线间隔物形成为覆盖线帽膜图案的侧壁的一部分和线的整个侧壁。 在线条图案之间形成着陆垫。 此时，线图案中的一个在线加盖图案和线之间至少具有沟槽，以便位于面对着落焊盘的一侧。
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公开(公告)号：KR1020020084480A
公开(公告)日：2002-11-09
申请号：KR1020010023772
申请日：2001-05-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: PURPOSE: A fabrication method of semiconductor devices using an SAC(Self-Aligned Contact) is provided to minimize recess of a silicon by improving thickness uniformity of an oxide remaining on an active region after the SAC. CONSTITUTION: A gate oxide(102) is formed on an active region of a semiconductor substrate(100). Gate electrodes(200) sequentially stacked on conductive patterns(104,106) and hard mask layers(108,110) are formed on the gate oxide(102). A first oxide(112) is grown at both sidewalls of the conductive patterns(104,106) and a gate spacer(114) is formed at both sidewalls of the gate electrodes(200). The first oxide(112) formed between the gate electrodes is entirely removed by wet etching. An etch stopper(118) is formed on the entire surface of the resultant structure except for the active region between the gate electrodes. After forming an interlayer dielectric(120) on the resultant structure, a self-aligned contact hole(124) is formed to expose the active region between the gate electrodes by etching the interlayer dielectric(120) and the etch stopper(118).
Abstract translation: 目的：提供使用SAC（自对准接触）的半导体器件的制造方法，以通过改善在SAC之后的活性区上剩余的氧化物的厚度均匀性来最小化硅的凹陷。 构成：在半导体衬底（100）的有源区上形成栅极氧化物（102）。 在栅极氧化物（102）上形成依次层叠在导电图案（104,106）和硬掩模层（108,110）上的栅电极（200）。 第一氧化物（112）在导电图案（104,106）的两个侧壁处生长，并且栅极间隔物（114）形成在栅电极（200）的两个侧壁处。 形成在栅电极之间的第一氧化物（112）通过湿蚀刻完全除去。 除了栅电极之间的有源区域之外，在所得结构的整个表面上形成蚀刻停止器（118）。 在所得结构上形成层间电介质（120）之后，形成自对准的接触孔（124），以通过蚀刻层间电介质（120）和蚀刻停止器（118）来露出栅电极之间的有源区。
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公开(公告)号：KR1019980012521A
公开(公告)日：1998-04-30
申请号：KR1019960031162
申请日：1996-07-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
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公开(公告)号：KR1019970077388A
公开(公告)日：1997-12-12
申请号：KR1019960015601
申请日：1996-05-11
Applicant: 삼성전자주식회사
IPC: H01L21/60
Abstract: 반도체 장치 제조방법에 관하여 기재하고 있다. 본 발명에 따르면, 메모리 셀 어레이부, 주변회로부로 구성된 반도체 기판 상에 소자분리를 위한 필드산화막을 형성하고, 게이트를 형성한 다음, 제2절연층을 형성하고, 이를 이방성식각하여 스페이서를 형성한다. 다음에, 주변회로부 내에 불순물 이온주입을 실시하여 제1불순물 영역을 형성하고, 스페이서가 형성되어 있는 상기 메모리 셀 어레이부 및 주변회로부 내에 비트라인 패드를 형성한 다음, 주변회로부 내에 불순물 이온주입을 실시하여 제2불순물 영역을 형성한다. 이어서, 제3절연층을 형성한 다음 패터닝하여 상기 비트라인 패드를 노출시키는 콘택홀을 형성하고, 이를 매립하는 도전층을 형성한 다음, 제4절연층을 형성하고, 스토리지 노드 콘택홀을 형성하고, 이를 통해 기판과 접속되는 스토리지 전극을 형성한다. 따라서, 공정 마진 향상 및 공정단순화가 가능하다.
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