公开(公告)号：KR1020010028674A

公开(公告)日：2001-04-06

申请号：KR1019990041055

申请日：1999-09-22

Applicant: 삼성전자주식회사

Inventor： 박성준 ,  이성호 ,  남신우 ,  임장빈 ,  김동현 ,  권오익

IPC: H01L27/06

Abstract: PURPOSE: A method for manufacturing a hole of a semiconductor device having high selectivity using reactive ion etching is provided to prevent undesired etching during an etching process for forming a self-aligned contact hole, by using C4F8 gas as etching gas in a reactive ion etching chamber to obtain high selectivity. CONSTITUTION: A conductive layer pattern having an upper surface and a side surface is formed on a semiconductor substrate(100). A cap layer(133,143) composed of the first insulating material is formed on the conductive layer pattern. A spacer(151,152,161,162) composed of the first insulating material is formed on a side surface of the conductive layer pattern and the cap layer. An insulating layer composed of the second insulating material is formed on the semiconductor substrate to cover the cap layer and the spacer. A mask layer pattern is formed on the insulating layer. The insulating layer is etched in a reactive ion etching chamber by using the mask layer pattern as an etching mask, wherein C4F8 gas of 10-20 sccm is used as etching gas and carbon monoxide gas not greater than 400 sccm and inert gas of 200-600 sccm are used as additive gas. Oxygen gas not greater than 10 sccm is supplied into the chamber. Pressure of the chamber is 20-60 milli torr, and radio frequency power applied to the chamber is 1000-2000 watts. The temperature of the chamber is 0-60 deg.C.

Abstract translation: 目的：提供一种使用反应离子蚀刻制造具有高选择性的半导体器件的孔的方法，以在用于形成自对准接触孔的蚀刻工艺期间通过在反应离子蚀刻中使用C 4 F 8气体作为蚀刻气体来防止不希望的蚀刻 室以获得高选择性。 构成：在半导体衬底（100）上形成具有上表面和侧表面的导电层图案。 由导电层图案形成由第一绝缘材料构成的覆盖层（133,143）。 在导电层图案和盖层的侧表面上形成由第一绝缘材料构成的间隔物（151,152,161,162）。 在半导体衬底上形成由第二绝缘材料构成的绝缘层，以覆盖覆盖层和间隔物。 在绝缘层上形成掩模层图案。 通过使用掩模层图案作为蚀刻掩模，在反应离子蚀刻室中蚀刻绝缘层，其中使用10-20sccm的C 4 F 8气体作为蚀刻气体，不大于400sccm的一氧化碳气体和200sccm的惰性气体， 600sccm用作添加气体。 不大于10sccm的氧气被供应到室中。 室的压力为20-60毫乇，施加到室的射频功率为1000-2000瓦。 室内温度为0-60摄氏度。

公开(公告)号：KR1019980078100A

公开(公告)日：1998-11-16

申请号：KR1019970015526

申请日：1997-04-25

Applicant: 삼성전자주식회사

Inventor： 남신우 ,  김운기

IPC: H01L21/28

Abstract: 반도체 장치의 금속 배선 형성 방법에 대하여 개시한다. 본 발명은 텅스텐(W) 막과, 티타늄(Ti)막과 티타늄 나이트라이드(TiN)막의 이중막인 하부막을 식각하여 금속 배선을 형성한다. 이때 텅스텐(W) 막의 식각 반응 가스로는 육불화 황(SF
6 ) 가스에 아르곤(Ar) 가스를 첨가한 가스를 포함하는 가스를 사용한다. 티타늄(Ti)막과 티타늄 나이트라이드(TiN)막의 이중막의 식각 반응 가스로는 클로라이드계(chloride base) 가스를 사용한다. 이와 같은 식각 반응 가스를 사용하여 식각 공정을 수행함으로써 적절한 프로파일을 가지며, 배선의 얇아짐을 방지한 금속 배선을 형성할 수 있다.

公开(公告)号：KR1020140136143A

公开(公告)日：2014-11-28

申请号：KR1020130056248

申请日：2013-05-20

Applicant: 삼성전자주식회사

Inventor： 김은중 ,  정규찬 ,  남신우 ,  이동복

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10855 ,  H01L21/76838 ,  H01L21/76897 ,  H01L27/10817

Abstract: 커패시터의 형성 방법에서, 기판 상에 기판 상면을 노출시키는 개구를 갖는 몰드막을 형성한다. 개구의 측벽, 노출된 기판 상면 및 몰드막 상에 하부 전극막을 형성한다. 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성한다. 예비 하부 전극 표면을 산화시켜 산화막을 형성하며, 이에 따라 산화막 하부의 예비 하부 전극 부분을 하부 전극으로 전환시킨다. 산화막을 제거한다. 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
실린더형 하부 전극을 형성할 때, 예비 하부 전극의 표면을 산화시키고 이를 제거함으로써 보다 얇은 두께의 하부 전극을 형성할 수 있으며, 이에 따라 큰 커패시턴스를 갖는 커패시터를 형성할 수 있다.

Abstract translation: 根据形成电容器的方法，在基板上形成具有露出基板上表面的开口部的模层。 下部电极形成在开口部分的侧壁，暴露的基板的上表面和模具上。 通过去除模具层的下电极部分形成初级下电极。 通过氧化预备下电极的表面形成氧化物层，从而将氧化物层的下部的预备下电极部分变成下电极。 去除氧化物层。 电介质层和上电极依次形成在下电极上。 当形成圆筒型下电极时，预备下电极的表面被氧化，然后被除去以形成较薄的下电极。 由此，可以形成具有大电容的电容器。

公开(公告)号：KR1020060070157A

公开(公告)日：2006-06-23

申请号：KR1020040108804

申请日：2004-12-20

Applicant: 삼성전자주식회사

Inventor： 남신우

IPC: H01L21/28

CPC classification number: H01L21/76814 ,  H01L21/31116 ,  H01L21/76826

Abstract: 콘택홀을 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 층간절연막을 선택적으로 이방성 식각하여 도전 패턴을 노출시키는 콘택홀을 형성하고, 세정 가스를 이용한 후처리 공정을 수행하여 노출된 도전 패턴의 식각손상된 부분을 제거한다. 이때, 이방성 식각과 후처리 공정은 하나의 공정 챔버내에서 인시츄로 수행한다. 이로써, 식각손상된 부분의 표면에 형성될 수 있는 자연산화막을 방지할 수 있다.

公开(公告)号：KR1020000062115A

公开(公告)日：2000-10-25

申请号：KR1019990029731

申请日：1999-07-22

Applicant: 삼성전자주식회사

Inventor： 최창원 ,  정대혁 ,  김우식 ,  남신우 ,  윤여철 ,  김범수 ,  박종호 ,  최지환

IPC: H01L21/24

CPC classification number: H01L21/02071 ,  H01L21/28114 ,  H01L21/32134 ,  H01L21/32137 ,  H01L21/76897 ,  H01L23/5258 ,  H01L29/42376 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device having a silicide layer with chamfer is provided to ensure a margin for insulating depth between a lower conductive layer and a magnetic alignment contact for a highly integrated semiconductor device. CONSTITUTION: A semiconductor device having a silicide layer with chamfer is composed of a first conductive layer patterned by a doped polysilicon(22), a second conductive layer patterned by a metal silicide(24), the depth of which is same or narrower than the first conductive layer, a lower edge(24a) having a vertical profile, a gate structure(20) including the second conductive layer patterned on which a chamfer is formed, and a first insulating spacer(28) covering a side wall of a second insulating spacer and of the gate structure(20). Wherein the second conductive layer is symmetrically etched to form a first undercut area(45), and is asymmetrically etched to form an upper and a lower edge(44a).

Abstract translation: 目的：提供具有倒角的硅化物层的半导体器件，以确保用于高度集成的半导体器件的下导电层和磁对准接触之间的绝缘深度的余量。 构造：具有倒角的硅化物层的半导体器件由通过掺杂多晶硅（22）图案化的第一导电层，由金属硅化物（24）图案化的第二导电层组成，其深度与 第一导电层，具有垂直轮廓的下边缘（24a），包括图案化的第二导电层的栅极结构（20），其上形成有倒角;以及覆盖第二绝缘体的侧壁的第一绝缘间隔物（28） 间隔物和栅极结构（20）。 其中所述第二导电层被对称地蚀刻以形成第一底切区域（45），并且被不对称地蚀刻以形成上边缘和下边缘（44a）。

公开(公告)号：KR1019990085994A

公开(公告)日：1999-12-15

申请号：KR1019980018747

申请日：1998-05-25

Applicant: 삼성전자주식회사

Inventor： 남신우 ,  정철

IPC: H01L27/04

Abstract: 본 발명은 오정렬을 방지하고, 재현성 있는 스토리지 전극을 형성하는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 제 1 절연층 상에 물질층이 과 제 2 절연층이 차례로 형성된다. 스토리지 전극 형성용 마스크를 사용하여 도전층 패드의 상부 표면이 노출될 때까지 제 2 절연층, 물질층, 제 1 절연층이 차례로 건식 식각되어 콘택홀이 형성된다. 콘택홀이 도전층으로 채워져 도전층 패드와 전기적으로 접속되는 스토리지 전극이 형성된다. 스토리지 전극 양측의 물질층이 노출될 때까지 제 2 절연층이 식각되어 스토리지 전극의 일부 두께가 노출된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 스토리지 전극과 스토리지 전극 콘택홀을 자기 정렬시킴으로써 스토리지 전극과 스토리지 전극 콘택홀 간의 오정렬을 방지할 수 있고, 스토리지 전극 간의 브리지를 방지할 수 있으며, 재현성 있는 스토리지 전극을 형성할 수 있다.

公开(公告)号：KR1019990026085A

公开(公告)日：1999-04-15

申请号：KR1019970048060

申请日：1997-09-22

Applicant: 삼성전자주식회사

Inventor： 김운기 ,  남신우

IPC: H01L21/3205

Abstract: 암모니아(NH
3 ) 가스 분위기에서 열처리하는 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 TiN/Ti막을 형성하고, 상기 TiN/Ti막을 질소 함유 가스를 사용하여 열처리하고, 상기 TiN/Ti막 위에 W막을 형성한다. 상기 W막을 형성하는 단계 후에 사진 식각 공정에 의하여 상기 W막 및 TiN/Ti막을 차례로 식각하여 배선층을 형성한다. 상기 W막은 SF
6 계 가스를 사용하여 발생시킨 플라즈마를 사용하여 식각하고, 상기 TiN/Ti막은 Cl계 가스를 사용하여 발생시킨 플라즈마를 사용하여 식각한다.

公开(公告)号：KR1019980077599A

公开(公告)日：1998-11-16

申请号：KR1019970014770

申请日：1997-04-21

Applicant: 삼성전자주식회사

Inventor： 남신우 ,  박기종

IPC: H01L21/027

Abstract: 반도체 소자의 제거공정에서 웨이퍼에 비아 콘택홀을 형성한 후에 원격 플라즈마 에싱 장비(Remote Plasma Asher)에서 수행하는 에싱방법에 관하여 개시한다. 이를 위하여 본 발명은, 원격 플라즈마 에싱 장비의 챔버로 비아 콘택홀이 형성되고 에싱을 진행하기 위한 웨이퍼를 로딩하는 단계와, 원격 플라즈마 에싱 장비의 챔버로 산소(O
2 )와 질소(N
2 ) 가스를 공급하는 단계 및 산소와 질소 가스를 사용하여 형성한 플라즈마로 상기 웨이퍼를 에싱하는 단계를 구비하는 것을 특징으로 하는 비아(via) 콘택홀의 에싱 방법(Ashing)을 제공한다. 여기서, 질소가스의 공급비율은 산소가스에 대하여 2.5∼12.5%의 비율로 공급하는 것이 적합하다. 따라서, 비아 콘택홀 내부에 하드 폴리머의 발생을 억제하고 알루미늄 침해 현상을 개선하여 반도체 소자의 특성을 개선할 수 있다.

公开(公告)号：KR1019980036072A

公开(公告)日：1998-08-05

申请号：KR1019960054546

申请日：1996-11-15

Applicant: 삼성전자주식회사

Inventor： 남신우 ,  권오익

IPC: H01L21/28

Abstract: 콘택 바닥 표면적을 늘려줌으로서 콘택 저항의 최소화를 이룰 수 있는 콘택 홀 형성 방법을 개시한다.
콘택 에치 후 다운 스트림 방식의 드라이 에쳐에서 불소(Flourine) 처리를 하는 단계; 및 상기 불소(Flourine) 처리를 한 콘택을 NH3 계열 화학 물질에 넣어 처리하여 콘택 바닥을 울퉁불퉁하게 하는 단계를 포함하여 이루어진 콘택 홀 형성 방법을 제공한다.
따라서, 본 발명에 의하면 콘택 바닥에 작은 홀(Hole)이 생기며 이러한 작은 홀(Hole)로 인하여 콘택 바닥의 면적이 2배 가까이 증가 함으로써 콘택 바닥 표면적 증가에 의한 콘택 저항 최소화를 이룰 수 있다.

公开(公告)号：KR100475000B1

公开(公告)日：2005-04-14

申请号：KR1019970048061

申请日：1997-09-22

Applicant: 삼성전자주식회사

Inventor： 남신우 ,  김운기

IPC: H01L21/3205

Abstract: 플루오라이드계 가스에 의한 후처리를 포함하는 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 TiN/Ti막을 형성하고, 상기 TiN/Ti막 위에 W막을 형성하고, 상기 W막 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 W막 및 TiN/Ti막을 식각하여 배선층을 형성하고, 상기 배선층이 형성된 결과물을 플루오라이드계 가스를 사용하여 발생된 플라즈마를 사용하여 후처리한다. 상기 후처리 단계는 플루오라이드계 가스로서 CFx 가스를 사용하여 행하고, 상기 W막 및 TiN/Ti막의 식각 직후에 동일 챔버 내에서 인시튜(
in situ )로 행한다.