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公开(公告)号：KR1020170138926A
公开(公告)日：2017-12-18
申请号：KR1020170061636
申请日：2017-05-18
Applicant: 삼성전자주식회사
Inventor： 오름 , 류제민 , 카시브하트라파반쿠마르
Abstract: 내부프로세스를수행하는메모리장치및 그동작방법이개시된다. 본발명의기술적사상에따른메모리장치는다수의메모리셀 그룹들에배치되는다수의 DRAM 셀들과, 각각상기다수의메모리셀 그룹들중 대응하는그룹에관련되는다수의독립적인채널들과, 상기메모리장치에의한적어도하나의내부데이터처리동작수행을위해적어도제1 외부커맨드를외부의메모리컨트롤러로부터수신하고, 이에응답하여상기적어도하나의내부데이터처리동작을수행하기위해대응하는메모리동작들이실행되도록하기위한적어도두 개의내부커맨드들을생성하는내부커맨드생성부및 상기다수의메모리셀 그룹들사이에서공유되는공통내부처리채널을구비하는것을특징으로한다.
Abstract translation: 公开了一种用于执行内部处理的存储器件及其操作方法。 在根据本发明的精神存储器装置包括多个存储器中的多个DRAM单元，其被布置成组细胞，用一个号码与组相关联的独立信道，所述多个存储单元组，其中，所述存储器的每个相应的一个 确保至少一个内部数据处理，至少包括：从外部存储器控制器来操作接收的第一外部命令由该设备执行执行，并且，响应于对应于执行所述至少一个内部的数据处理操作的存储器操作 内部命令生成单元，用于为多个存储器单元组生成至少两个内部命令，以及在多个存储器单元组之间共享的公共内部处理通道。
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公开(公告)号：KR1020050049159A
公开(公告)日：2005-05-25
申请号：KR1020030083047
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 동시 양방향 입출력 시스템이 개시된다. 집적 회로 소자 상호 간에 신호를 동시에 양방향으로 제공하기 위한 데이터 입출력 시스템은, 데이터를 출력하는 송신기, 서로 다른 기준 전압 레벨로부터 데이터를 펫치(fetch)하는 복수개의 수신기 및 복수개의 수신기로부터 증폭된 복수개의 데이터 신호 중 출력 데이터의 레벨에 다라 적절한 데이터를 선택하는 선택 장치를 포함한다. 본 발명에 따른 동시 양방향 입출력 시스템은 수신기에서 하나의 기준 전압 레벨을 갖도록 설계할 수 있어, 반도체 장치의 설계가 용이해지며, 하나의 수신기에서 다른 기준 전압 레벨이 다른 특성을 가지면서 생기는 데이터 검출 시의 오류 발생의 문제도 해결된다.
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公开(公告)号：KR100736397B1
公开(公告)日：2007-07-09
申请号：KR1020060039897
申请日：2006-05-03
Applicant: 삼성전자주식회사
Inventor： 오름
IPC: G11C11/4091 , G11C7/12
Abstract: An auto precharge control circuit and a semiconductor memory device comprising the same are provided to reduce current consumption by reducing loading of an internal clock signal. In an auto precharge control circuit for controlling a write auto precharge operation of a semiconductor memory device, a precharge command delay part(310) generates a number of first precharge command delay signals enabled after different delay time from an enable time of a write auto precharge command signal, in response to the write auto precharge command signal and an internal clock signal. A number of bank address delay parts(320) receive the first precharge command signals, and delay a corresponding bank address signal in response to the first precharge command delay signals in sequence. A precharge main signal generation part(330) outputs a precharge main signal on the basis of a number of delayed bank address signals. A precharge operation is performed in response to the precharge main signal.
Abstract translation: 提供一种自动预充电控制电路和包括该自动预充电控制电路的半导体存储装置，以通过减少内部时钟信号的加载来减少电流消耗。 在用于控制半导体存储器件的写入自动预充电操作的自动预充电控制电路中，预充电命令延迟部分（310）从写入自动预充电的使能时间开始在不同的延迟时间之后使能的第一预充电命令延迟信号的数目 命令信号，以响应写入自动预充电命令信号和内部时钟信号。 多个存储体地址延迟部件（320）接收第一预充电命令信号，并且响应于第一预充电命令延迟信号依次延迟相应的存储体地址信号。 预充电主信号生成部（330）基于延迟存储体地址信号的数量来输出预充电主信号。 响应于预充电主信号执行预充电操作。
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公开(公告)号：KR1020060084046A
公开(公告)日：2006-07-21
申请号：KR1020050004305
申请日：2005-01-17
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 복수개의 서브 메모리 셀 블록들을 각각 구비하는 복수개의 메모리 셀 블록들을 구비하는 메모리 셀 어레이를 구비하고, 상기 복수개의 서브 메모리 셀 블록들 각각은 서로 분리되어 구비된 소정 개수의 서브 로컬 입출력 라인쌍들, 상기 소정 개수의 서브 로컬 입출력 라인쌍들 각각에 연결된 서브 로컬 센스 증폭기, 및 상기 소정 개수의 서브 로컬 입출력 라인쌍들에 공통으로 연결된 메인 로컬 입출력 라인쌍들을 구비하고, 상기 메인 로컬 입출력 라인쌍과 연결된 글로벌 입출력 라인쌍을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1020060013896A
公开(公告)日：2006-02-14
申请号：KR1020040062515
申请日：2004-08-09
Applicant: 삼성전자주식회사
Inventor： 오름
IPC: G11C7/12
Abstract: 본 발명은 프리차아지 레벨을 안정적으로 고정시킬 수 있는 프리차아지 제어 회로에 대하여 기술된다. 프리차아지 제어 회로는 프리차아지 모드에 따라 선별적으로 전송 제어 신호를 활성화시키는 선택부와, 프리차아지 제어 신호 및 전송 제어 신호에 응답하여 프리차아지 제어 신호를 전달하는 전송 게이트와, 그리고 전송 게이트를 통해 전달되는 프리차아지 제어 신호의 레벨에 응답하여 신호 라인을 프리차아지시키는 프리차아지 구동부를 포함한다. 프리차아지 제어 회로는 프라차아지 시간의 길고 짧음에 상관없이 신호 라인의 프리차아지 레벨을 일정 레벨로 안정적으로 유지시킨다.
프리차아지 제어 회로, 프리차아지 레벨, 프리차아지 시간-
Patent Agency Ranking
公开(公告)号：KR1020050048900A
公开(公告)日：2005-05-25
申请号：KR1020030082643
申请日：2003-11-20
Applicant: 삼성전자주식회사
IPC: H01L23/50
Abstract: 미러형 패키지의 반도체 메모리 칩들을 가지는 메모리 모듈이 개시된다. 메모리 모듈은 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩을 포함한다. 제1 반도체 메모리 칩은 노멀형 금속 재배선 층을 포함하고, 제2 반도체 메모리 칩은 노멀형 금속 재배선 층의 본딩 패드에 대하여 대칭적으로 배열되는 미러형 금속 재배선 층의 본딩 패드를 포함한다. 노멀형 금속 재배선 층의 본딩 패드 및 미러형 금속 재배선 층의 본딩 패드는 메모리 모듈의 채널에 연결된 스터브에 연결된다. 메모리 모듈은, 금속 재배선 층을 이용한 미러형 패키지를 가지므로, 칩 설계의 부담을 감소시키고 스터브의 길이가 최소화됨으로써 채널상의 반사파를 감소시킬 수 있다.
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公开(公告)号：KR1020170136304A
公开(公告)日：2017-12-11
申请号：KR1020160068220
申请日：2016-06-01
Applicant: 삼성전자주식회사
IPC: H01L25/065 , H01L23/48 , G11C7/10
CPC classification number: G11C7/222 , G11C5/02 , G11C5/025 , G11C5/06 , G11C5/063 , G11C7/065 , G11C7/10 , G11C7/1006 , G11C7/1069 , G11C7/1096 , G11C7/12 , H01L25/0657 , H01L2224/16225 , H01L2225/06544 , H03K3/356104 , H03K3/356156 , H03K19/21 , H04L7/033
Abstract: 적층형반도체장치는수직방향으로적층된복수의반도체다이(semiconductor die)들, 상기반도체다이들을전기적으로연결하고적어도하나의관통비아(TSV)를각각포함하는제1 신호경로및 제2 신호경로, 송신유닛및 수신유닛을포함한다. 상기송신유닛은송신신호의천이타이밍에동기하여제1 구동신호및 제2 구동신호를발생하여상기제1 신호경로및 상기제2 신호경로로출력한다. 상기수신유닛은상기제1 신호경로및 상기제2 신호경로로부터상기제1 구동신호및 상기제2 구동신호에상응하는제1 감쇄신호및 제2 감쇄신호를각각수신하여상기송신신호에상응하는수신신호를발생한다.
Abstract translation: 一种堆叠式半导体器件，包括：多个垂直堆叠的半导体管芯;第一信号路径和第二信号路径，电连接所述半导体管芯并且包括至少一个通孔（TSV） 单位和接收单位。 所述发射单元被输出到第一信号路径，并产生与所述传输信号的转变定时同步的第一驱动信号和第二驱动信号的第二信号路径。 其中，接收单元分别接收来自第一信号路径和第二信号路径的第一驱动信号和第二驱动信号对应的第一衰减信号和第二衰减信号， 它产生的信号。
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公开(公告)号：KR1020100133218A
公开(公告)日：2010-12-21
申请号：KR1020090051996
申请日：2009-06-11
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A semiconductor memory device is provided to improve working speed by shifting the activation time of a column enable signal ahead. CONSTITUTION: A memory cell array(40) comprises a plurality of memory cells. A plurality of memory cells are connected between a plurality of word lines and a plurality of bit line pairs. A sense amp area(50) amplifies the data of bit lines pairs to a sensing voltage level. A plurality of input/output gates transmits data to the selected bit line pair and local line pairs. A column decoder(70) decodes a column address to activate at least column selection signal.
Abstract translation: 目的：提供一种半导体存储器件，用于通过向前移动列使能信号的激活时间来提高工作速度。 构成：存储单元阵列（40）包括多个存储单元。 多个存储单元连接在多个字线和多个位线对之间。 感测放大器区域（50）将位线对的数据放大到感测电压电平。 多个输入/输出门将数据发送到所选择的位线对和本地线对。 列解码器（70）解码列地址以激活至少列选择信号。
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公开(公告)号：KR100780962B1
公开(公告)日：2007-12-03
申请号：KR1020060105039
申请日：2006-10-27
Applicant: 삼성전자주식회사
CPC classification number: G11C29/02 , G11C7/1048 , G11C29/025 , G11C29/028 , H03K19/0005
Abstract: A method for testing a dynamic ODT(On Die Termination) mode and an ODT mode test circuit using the method are provided to test whether the dynamic ODT mode is normally enabled, by enabling the dynamic ODT mode when a normal ODT mode is disabled. An ODT(On Die Termination) mode test circuit of a semiconductor memory device comprises a normal ODT mode and a dynamic ODT mode. A first mode selection part(210) selects whether to enable the normal ODT mode in response to a dynamic ODT mode test signal, an ODT signal and a write command signal. A second mode selection part(250) selects whether to enable the dynamic ODT mode in response to the ODT signal and the write command signal.
Abstract translation: 提供了一种使用该方法测试动态ODT（On Die Termination）模式和ODT模式测试电路的方法，通过在禁用正常ODT模式时启用动态ODT模式来测试动态ODT模式是否正常启用。 半导体存储器件的ODT（On Die Termination）模式测试电路包括正常ODT模式和动态ODT模式。 第一模式选择部分（210）响应于动态ODT模式测试信号，ODT信号和写入命令信号来选择是否启用正常的ODT模式。 第二模式选择部分（250）根据ODT信号和写命令信号选择是否使能动态ODT模式。
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公开(公告)号：KR100575003B1
公开(公告)日：2006-05-02
申请号：KR1020050000812
申请日：2005-01-05
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C11/4096 , G11C11/4076 , G11C8/18
Abstract: 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그 데이터 출력 제어 방법이 개시된다. 본 발명의 반도체 메모리 장치는 메모리셀 어레이, 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호에 응답하여 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼, 및 카스 레이턴시 및 독출 신호에 응답하여 레이턴시 신호를 발생하는 레이턴시 회로를 구비한다. 또한, 레이턴시 회로는 복수의 트랜스퍼 신호들과 복수의 트랜스퍼 신호들의 각각에 대응하는 샘플링 클럭 신호들을 발생하는 클럭 신호 발생회로 및 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하여 복수의 샘플링 클럭 신호들 중의 적어도 하나에 응답하여 지연 독출 신호를 저장하고, 지연 독출 신호를 저장하는데 사용된 샘플링 클럭 신호에 대응하는 트랜스퍼 신호에 응답하여 레이턴시 신호를 발생하는 레이턴시 신호 발생기를 구비한다.
Abstract translation: 公开了具有等待时间电路的半导体存储器件及其数据输出控制方法。 本发明的半导体存储装置的等待时间信号，以接收响应于输出缓冲器从存储单元阵列，存储单元阵列，数据和CAS等待时间，并响应于一个延迟信号的读出信号输出从存储单元阵列接收到的数据 并有一个延迟电路产生延迟。 此外，延迟电路包括多个传送信号的和预定的多个传送信号的每个取样时钟的时钟信号生成电路，并通过将延迟的产生延迟读信号的读出信号的定时的多个采样时钟信号，以生成对应于信号的其 以及等待时间信号发生器，用于响应于与用于存储延迟的读取信号的采样时钟信号对应的传输信号来生成等待时间信号。
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