公开(公告)号：KR100498448B1

公开(公告)日：2005-07-01

申请号：KR1020020059412

申请日：2002-09-30

Applicant: 삼성전자주식회사

Inventor： 정진경 ,  김규현

IPC: G11C11/40

CPC classification number: H01L23/5225 ,  G11C7/02 ,  G11C7/1048 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체 장치 및 방법이 개시된다. 둘 이상의 비트 구성 모드를 지원하는 본 발명의 동기식 반도체 장치는 제1 데이터 버스 및 제2 데이터 버스를 구비한다. 제1 데이터 버스는 제1 비트 구성 모드에서는 데이터 전송에 사용되지만 제1 비트 구성 모드 외의 다른 비트 구성 모드에서는 차폐선으로 사용되며, 제2 데이터 버스는 제1 비트 구성 모드와 제2 비트 구성 모드에서는 데이터 전송에 사용되지만, 제1 비트 구성 모드와 제2 비트 구성 모드 제외한 다른 비트 구성 모드에서는 다른 그룹의 데이터 버스를 차폐하는 데 사용된다. 그리고, 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 한다. 본 발명에 의하면, 동종의 데이터 버스의 일부를 다른 데이터 버스를 차폐하는데 사용함으로써, 별도의 차폐선 없이 데이터 버스간의 커플링을 최소화할 수 있는 효과가 있다.

公开(公告)号：KR1020050003879A

公开(公告)日：2005-01-12

申请号：KR1020030045395

申请日：2003-07-04

Applicant: 삼성전자주식회사

Inventor： 서성민 ,  김철수 ,  김규현 ,  정진경

IPC: G11C7/00

CPC classification number: G11C7/106 ,  G11C7/1051 ,  G11C7/1066

Abstract: PURPOSE: A buffer circuit and a system for outputting a data strobe signal selectively according to the number of data bits are provided to reduce the data setup/hold time and to move up the data latch time by the data strobe signal selectively output according to the number of data bits. CONSTITUTION: A buffer circuit(300) for outputting a data strobe signal selectively according to the number of data bits comprises the first buffer part(BFR1) for amplifying the first signal(UDQS) as a data strobe signal; the second buffer part(BFR2) for amplifying the second signal(LDQS) as a data strobe signal according to a logic level of a control signal(CTRL), or for outputting the first signal(UDQS); the third buffer part(BFR3) for applying or intercepting the amplified first signal(UDQS) according to a logic level of an invert control signal(BCTRL). If the number of data bits is n(n could be 14), the control signal(CTRL) is generated as the first level and the invert control signal(BCTRL) is generated as the second level. And if the number of data bits is k(k could be 8 or 4), the control signal(CTRL) is generated as the second level and the invert control signal(BCTRL) is generated as the first level.

Abstract translation: 目的：提供缓冲电路和用于根据数据位数选择地输出数据选通信号的系统，以减少数据建立/保持时间，并根据数据选通信号有选择地输出数据选通信号，使数据锁存时间上升 数据位数。 构成：用于根据数据位数选择性地输出数据选通信号的缓冲电路（300）包括用于放大第一信号（UDQS）作为数据选通信号的第一缓冲器部分（BFR1）; 用于根据控制信号（CTRL）的逻辑电平放大第二信号（LDQS）作为数据选通信号的第二缓冲器部分（BFR2），或用于输出第一信号（UDQS）; 用于根据反相控制信号（BCTRL）的逻辑电平施加或截取放大的第一信号（UDQS）的第三缓冲器部分（BFR3）。 如果数据位数为n（n可以为14），则产生控制信号（CTRL）作为第一电平，并且生成反转控制信号（BCTRL）作为第二电平。 并且如果数据位的数量为k（k可以是8或4），则产生控制信号（CTRL）作为第二电平，并且生成反转控制信号（BCTRL）作为第一电平。

公开(公告)号：KR1020010035850A

公开(公告)日：2001-05-07

申请号：KR1019990042613

申请日：1999-10-04

Applicant: 삼성전자주식회사

Inventor： 정진경 ,  김치욱

IPC: G11C11/406

CPC classification number: G11C7/1057 ,  G11C7/1063 ,  G11C7/1066

Abstract: PURPOSE: A dual data rate semiconductor memory derive and a data strobe signal outputting method are provided which generates an inner clock signal in advance according to a low active command and instantaneously outputs a data strobe signal in response to the inner clock signal when a read command is applied, to enable realization CAS latency real-number of times. CONSTITUTION: A dual data rate semiconductor memory device includes a controller(20) for generating an enable signal in response to a low active command, an inner clock generator(22) for generating the first inner clock signal synchronized with the rising edge of an external clock signal and the second inner clock signal synchronized with the falling edge in response to the enable signal and for outputting the first or second inner clock signal, and a data strobe signal output buffer(24) for outputting a data strobe signal in response to a read command, synchronizing the data strobe signal with the inner clock signal provided by the inner clock generator.

Abstract translation: 目的：提供双数据速率半导体存储器导出和数据选通信号输出方法，其根据低有效命令预先产生内部时钟信号，并且当读取命令响应于内部时钟信号瞬时输出数据选通信号 应用于实现CAS延迟实时次数。 构成：双数据速率半导体存储器件包括用于响应于低有效命令产生使能信号的控制器（20），用于产生与外部的上升沿同步的第一内部时钟信号的内部时钟发生器（22） 时钟信号和第二内部时钟信号，响应于使能信号与下降沿同步并输出第一或第二内部时钟信号;以及数据选通信号输出缓冲器（24），用于响应于第一或第二内部时钟信号输出数据选通信号 读命令，使数据选通信号与内部时钟发生器提供的内部时钟信号同步。

公开(公告)号：KR100615081B1

公开(公告)日：2006-08-22

申请号：KR1019990042613

申请日：1999-10-04

Applicant: 삼성전자주식회사

Inventor： 정진경 ,  김치욱

IPC: G11C11/406

Abstract: 본 발명은 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법에 관한 것으로서, 특히 로우 액티브 명령에 응답하여 인에이블신호를 발생하는 제어수단과, 인에이블신호에 응답하여 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와, 하강 엣지에 응답하는 제 2 내부 클럭신호를 각각 발생하고, 컬럼 레이턴시에 응답하여 제 1 또는 제 2 내부클럭신호를 출력하는 내부 클럭 발생기와, 리드 명령에 응답하여 데이터 스트로브 신호를 상기 내부 클럭 발생기로부터 제공된 내부클럭신호에 동기하여 출력하는 데이터 스트로브 신호 출력버퍼를 포함한다. 따라서, 본 발명에서는 실수배의 CAS 레이턴시를 구현할 수 있다.

公开(公告)号：KR100574958B1

公开(公告)日：2006-05-02

申请号：KR1020030083047

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  정진경 ,  오름 ,  이정배

IPC: G11C7/10

Abstract: 동시 양방향 입출력 시스템이 개시된다. 집적 회로 소자 상호 간에 신호를 동시에 양방향으로 제공하기 위한 데이터 입출력 시스템은, 데이터를 출력하는 송신기와, 하이레벨의 기준 전압으로부터 데이터를 펫치하는 하이레벨 수신기와, 로우레벨의 기준 전압으로부터 데이터를 펫치하는 로우레벨 수신기 및 상기 하이레벨 수신기 및 로우레벨 수신기로부터 각각 증폭된 복수개의 데이터 신호 중 출력 데이터의 레벨에 따라 적절한 데이터를 선택하는 선택 장치를 구비하며, 상기 하이레벨 수신기는 다른 데이터 입출력 시스템의 하이레벨 수신기의 전압 레벨이 서로 연결되고, 상기 로우레벨 수신기는 다른 데이터 입출력 시스템의 로우레벨 수신기의 전압 레벨이 서로 연결되는 것을 특징으로 한다.
동시 양방향 입출력 회로

公开(公告)号：KR100558477B1

公开(公告)日：2006-03-07

申请号：KR1020030026850

申请日：2003-04-28

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  김규현 ,  정진경

IPC: G11C5/14

CPC classification number: G05F1/465

Abstract: 본 발명은 반도체 장치의 내부 전압 발생회로를 공개한다. 이 회로는 데이터 비트수에 따른 제어신호를 발생하는 제어신호 발생수단, 제어신호가 비활성화되면 인에이블되어 기준전압과 내부 전압을 비교하여 구동신호를 출력하는 비교기, 제어신호가 활성화되면 구동신호를 비활성화하는 구동신호 제어기, 및 외부 전원전압을 입력하고 구동신호에 응답하여 내부 전압을 기준전압 레벨로 만들고, 구동신호가 비활성화되면 내부 전압을 외부 전원전압 레벨로 만드는 내부 전압 구동기로 구성되어 있다. 따라서, 반도체 장치의 데이터 입력 및/또는 출력 비트수에 따라 내부 전압을 기준전압 레벨로 만들거나, 내부 전압을 외부 전원전압 레벨로 만드는 것이 가능하며, 데이터 입력 및/또는 출력 비트수가 많아지는 경우에 데이터 억세스 속도를 개선할 수 있다.

公开(公告)号：KR1020040095857A

公开(公告)日：2004-11-16

申请号：KR1020030026850

申请日：2003-04-28

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  김규현 ,  정진경

IPC: G11C5/14

CPC classification number: G05F1/465

Abstract: PURPOSE: An inner voltage generation circuit of a semiconductor device is provided to make a level of inner voltage the level of a reference voltage or the level of an external power voltage level in response to the data input and/or the number of output bits. CONSTITUTION: An inner voltage generation circuit of a semiconductor device includes a control signal generation unit(20), a comparison unit(10), a driving signal control unit(22) and an inner voltage driving unit. The control signal generation unit(20) generates a control signal in response to the number of data bits. The comparison unit(10) outputs the driving signal by comparing the inner voltage with the reference voltage when the control signal is not activated. The driving signal control unit(22) enables the driving signal not to be activated when the control signal is activated. And, the inner voltage driving unit inputs the external power voltage and generates the inner voltage in response to the driving signal.

Abstract translation: 目的：提供半导体器件的内部电压产生电路，以响应于数据输入和/或输出位数，使内部电压的电平达到参考电压的电平或外部电源电压电平。 构成：半导体器件的内部电压产生电路包括控制信号生成单元（20），比较单元（10），驱动信号控制单元（22）和内部电压驱动单元。 控制信号生成单元（20）根据数据位数生成控制信号。 当控制信号未被激活时，比较单元（10）通过将内部电压与参考电压进行比较来输出驱动信号。 当控制信号被激活时，驱动信号控制单元（22）使得驱动信号不被激活。 并且，内部电压驱动单元输入外部电力电压并响应于驱动信号产生内部电压。

公开(公告)号：KR100331548B1

公开(公告)日：2002-04-06

申请号：KR1019990028206

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 정진경 ,  김치욱

IPC: G11C11/406

CPC classification number: G11C7/1048 ,  G11C7/22

Abstract: 동작속도에영향을미치지않으면서, 칼럼어드레스를전달하는칼럼어드레스라인들의부하가크고또한서로다를경우에도정상동작할수 있는반도체메모리장치가개시된다. 상기반도체메모리장치는, 외부에서인가되는칼럼어드레스가디코드된칼럼어드레스(Decoded column address)에응답하여상기메모리셀어레이의칼럼선택라인을활성화시키고칼럼선택라인제어신호에응답하여상기칼럼선택라인을비활성화시키는칼럼선택라인구동기, 외부에서인가되는칼럼어드레스스트로브신호와내부클럭에응답하여제1제어신호를발생하고외부에서인가되는기입인에이블신호와상기내부클럭에응답하여제2제어신호를발생하는제어신호발생가, 및상기칼럼어드레스중뱅크선택비트들에의해제어되며, 상기제1 및제2제어신호중어느하나와상기내부클락에응답하여상기칼럼선택라인제어신호를발생하는칼럼선택라인제어신호발생기를구비하는것을특징으로한다.

公开(公告)号：KR100546338B1

公开(公告)日：2006-01-26

申请号：KR1020030045395

申请日：2003-07-04

Applicant: 삼성전자주식회사

Inventor： 서성민 ,  김철수 ,  김규현 ,  정진경

IPC: G11C7/00

CPC classification number: G11C7/106 ,  G11C7/1051 ,  G11C7/1066

Abstract: 데이터 비트 수에 따라 데이터 스트로브 신호를 선택적으로 출력하는 버퍼 회로 및 시스템이 개시된다. 본 발명에 따른 버퍼 회로는 제 1 버퍼부, 제 2 버퍼부 및 제 3 버퍼부를 구비하는 것을 특징으로 한다. 제 1 버퍼부는 제 1 신호를 증폭하여 출력한다. 제 2 버퍼부는 제어 신호의 논리 레벨에 따라 제 2 신호를 증폭하여 출력하거나 또는 상기 제 1 신호를 출력한다. 제 3 버퍼부는 반전 제어 신호의 논리 레벨에 따라 상기 제 1 신호를 증폭하여 상기 제 2 버퍼부로 인가하거나 차단한다. 상기 제어 신호 및 상기 반전 제어 신호는 처리되는 데이터의 비트수에 따라 논리 레벨이 결정된다. 처리되는 데이터 비트수가 n 비트이면 상기 제어 신호는 제 1 레벨로 발생되고 상기 반전 제어 신호는 제 2 레벨로 발생되며 처리되는 데이터 비트수가 k 비트이면 상기 제어 신호는 제 2 레벨로 발생되고 상기 반전 제어 신호는 제 1 레벨로 발생된다. 본 발명에 따른 버퍼 회로 및 메모리 시스템은 데이터 스트로브 신호를 데이터 비트 수에 따라 선택적으로 출력함으로써 데이터 스트로브 신호에 의하여 데이터가 래치 되는 시점을 앞당길 수 있으며 데이터의 셋업 및 홀드 시간을 줄일 수 있는 장점이 있다.

公开(公告)号：KR1020050049159A

公开(公告)日：2005-05-25

申请号：KR1020030083047

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  정진경 ,  오름 ,  이정배

IPC: G11C7/10

Abstract: 동시 양방향 입출력 시스템이 개시된다. 집적 회로 소자 상호 간에 신호를 동시에 양방향으로 제공하기 위한 데이터 입출력 시스템은, 데이터를 출력하는 송신기, 서로 다른 기준 전압 레벨로부터 데이터를 펫치(fetch)하는 복수개의 수신기 및 복수개의 수신기로부터 증폭된 복수개의 데이터 신호 중 출력 데이터의 레벨에 다라 적절한 데이터를 선택하는 선택 장치를 포함한다. 본 발명에 따른 동시 양방향 입출력 시스템은 수신기에서 하나의 기준 전압 레벨을 갖도록 설계할 수 있어, 반도체 장치의 설계가 용이해지며, 하나의 수신기에서 다른 기준 전압 레벨이 다른 특성을 가지면서 생기는 데이터 검출 시의 오류 발생의 문제도 해결된다.