KR20210033573A - Die Bonder
    2.
    发明专利

    公开(公告)号:KR20210033573A

    公开(公告)日:2021-03-29

    申请号:KR1020190114641A

    申请日:2019-09-18

    Abstract: 본 발명의 실시예에 따른 다이 본더는 자기력을 발생시키는 교정용 플레이트와, 교정용 플레이트에 안착되는 교정용 기판과, 상기 교정용 플레이트로부터 발생되는 자기력에 의해 상기 교정용 기판에 접합되는 교정용 칩 및 상기 교정용 기판과 상기 교정용 칩의 정렬 상태를 감지하는 센서를 포함하며,
    상기 교정용 칩의 하면에는 자성 패턴이 구비되며, 상기 교정용 기판에는 상기 교정용 칩의 정렬을 안내하기 위한 제1 정렬 마크가 구비되며, 상기 교정용 칩에는 상기 교정용 기판과 상기 교정용 칩이 접합되는 경우 상기 제1 정렬 마크로부터 이격 배치되는 제2 정렬 마크가 구비될 수 있다.

    GPU의 리소스에 대한 전력 소비 제어방법 및 장치

    公开(公告)号:KR102248787B1

    公开(公告)日:2021-05-06

    申请号:KR1020140113355

    申请日:2014-08-28

    Abstract: GPU(Graphic Processing Unit)의리소스중에서전력소비수준을결정하고자하는리소스를선택하고, GPU를사용하여수행되는프로그램의전체또는일부인코드블락으로부터선택된소정의리소스에대한사용여부를판단하고, 판단결과에기초하여선택된소정의리소스에대한전력소비수준을결정하고결정된전력소비수준에기초하여선택된소정의리소스에서소비하는전력수준을제어하는전력소비제어장치가개시된다.

    이진수 연산의 선행 제로 비트수 계산방법 및, 그 장치
    5.
    发明授权
    이진수 연산의 선행 제로 비트수 계산방법 및, 그 장치 有权
    用于计算二进制数运算的前导零位数的方法和设备

    公开(公告)号:KR101753162B1

    公开(公告)日:2017-07-04

    申请号:KR1020110011214

    申请日:2011-02-08

    Inventor: 유형석

    CPC classification number: G06F7/74 G06F7/485 G06F7/50

    Abstract: 이진수의연산시입력된피연산자에대한이진트리구조를이용하여선행제로비트수를정확하게예측하고, 피연산자의비트수증가에따른연산지연시간을줄일수 있는이진수연산의선행제로비트수계산방법및, 그장치에관한기술로써, 일실시예에따른이진수연산의선행제로비트수계산방법은입력된두 개의이진수를, 같은자릿수의비트별로논리연산하여 2의 n승개의제1 함수를생성하는단계와, 제1 함수를조합하여제2 함수및 제2 함수의선행제로비트수후보값을계산하는단계와, 계산하는단계를 n번반복하여, 최종선행제로비트수제로비트수는단계를포함한다.

    Abstract translation: 如何确切地一个二进制数的操作期间使用一二进制树结构对操作数输入端的零预测前的比特数,和领先的二进制运算的零个比特,根据比特数减少的操作的延迟时间的数量增加操作数的计算,并且,所述 根据实施例的计算二进制数操作的前导零位数的方法包括以下步骤:通过逻辑地计算逐位输入的两个二进制数来生成两个n个第一函数, 通过组合第一函数计算第二函数和第二函数的前导零比特数候选值,并且重复计算步骤n次,其中最后的前导零比特零比特数包括以下步骤:

    프로세싱 장치 및 프로세싱 장치에서 연산을 수행하는 방법
    6.
    发明公开
    프로세싱 장치 및 프로세싱 장치에서 연산을 수행하는 방법 审中-实审
    一种用于在处理设备和处理设备上执行操作的方法

    公开(公告)号:KR1020170034217A

    公开(公告)日:2017-03-28

    申请号:KR1020150132608

    申请日:2015-09-18

    Inventor: 유형석

    CPC classification number: G06F7/548 G06F7/544 G06F7/552 G06F7/556

    Abstract: 프로세싱장치및 프로세싱장치에서연산을수행하는방법은, 변수에대해수행될산술연산을근사화하는다항식을결정하고, 룩업테이블에어드레싱하기위한상위비트들을결정하고, 결정된상위비트들의값을이용하여룩업테이블로부터다항식의계수들을획득하고, 획득된계수들을이용하여다항식의결과값을산출함으로써산술연산을처리한다.

    Abstract translation: 一种在处理装置和处理装置上执行操作的方法包括确定近似对变量执行的算术运算的多项式,确定用于寻址查找表的高位, 并通过使用所获得的系数计算多项式的结果来处理算术运算。

    재구성 가능 프로세서 및 그 제어 방법
    7.
    发明授权
    재구성 가능 프로세서 및 그 제어 방법 有权
    可重构处理器和控制方法使用相同

    公开(公告)号:KR101699910B1

    公开(公告)日:2017-01-26

    申请号:KR1020100019325

    申请日:2010-03-04

    CPC classification number: G06F9/22 G06F15/76 G06F15/7867

    Abstract: 벡터연산을효율적으로할 수있는재구성가능프로세서및 그제어방법이개시된다. 본발명의일실시예에따르면, 재구성가능프로세서는벡터레인구성정보에따라다수의프로세싱엘리먼트(PE) 중적어도하나의프로세싱엘리먼트를벡터레인으로지정하고, 지정된벡터레인에벡터연산을할당한다.

    Abstract translation: 提供了一种用于有效执行向量操作的可重构处理器,以及一种控制可重构处理器的方法。 可重配置处理器基于向量车道配​​置信息将多个处理元件中的至少一个指定为向量车道,并且向指定的向量车道分配向量操作。

    다항식 연산을 위한 부분적 발생 장치 및 방법
    8.
    发明公开
    다항식 연산을 위한 부분적 발생 장치 및 방법 审中-实审
    用于生成部分产品进行多项操作的装置和方法

    公开(公告)号:KR1020130099640A

    公开(公告)日:2013-09-06

    申请号:KR1020120021304

    申请日:2012-02-29

    Inventor: 유형석

    CPC classification number: G06F7/5338

    Abstract: PURPOSE: A partial product generation device for polynomial calculation and a method thereof are provided to be unaffected by the delay which is caused by carry transmission even though the bit length of an input value is increased, since each partial product value and a carry predictive value are calculated individually and parallely while depending only on a propagation, generation, and termination (PGT) value. CONSTITUTION: First encoders (101) output one among three values which are mutually exclusive according to two inputs which are associated with a multiplier. Second encoders (102) generate two partial product candidate values and carry predictive values according to the output of the first encoder corresponding to the position of a reference bit; according to the output of the first encoder corresponding to the position of the position of an upper bit; according to the output of the first encoder corresponding to the position of the position of a lower bit; and according to a multiplicand. Multiplexers (103) select any one between two partial product candidate values according to the carry predictive value of the second encoder corresponding to the position of the lower bit.

    Abstract translation: 目的:提供一种用于多项式计算的部分乘积生成装置及其方法,其不受由携带传输引起的延迟的影响,即使输入值的比特长度增加,由于每个部分乘积值和进位预测值 单独和平行计算,而仅依赖于传播,产生和终止(PGT)值。 构成:第一编码器(101)根据与乘法器相关联的两个输入输出互斥的三个值之一。 第二编码器(102)生成两个部分乘积候选值,并且根据与参考位的位置对应的第一编码器的输出来传送预测值; 根据第一编码器的输出对应于高位位置的位置; 根据第一编码器的输出对应于下位位置的位置; 并根据被乘数。 多路复用器(103)根据与第二编码器的位置相对应的第二编码器的进位预测值来选择两个部分乘积候选值之间的任何一个。

    백 라이트 어셈블리 및 이를 갖는 직하형 액정 표시 장치
    9.
    发明授权
    백 라이트 어셈블리 및 이를 갖는 직하형 액정 표시 장치 有权
    背光组件和直接类型液晶显示

    公开(公告)号:KR100897745B1

    公开(公告)日:2009-05-15

    申请号:KR1020020036018

    申请日:2002-06-26

    Abstract: 표시 품질을 향상시킬 수 있는 백 라이트 어셈블리 및 이를 갖는 직하형 액정 표시 장치가 개시된다. 백 라이트 어셈블리 및 이를 갖는 직하형 액정 표시 장치는 하나 이상의 램프로부터 발생된 제1 광을 확산하는 확산층과, 확산층의 일면으로부터 돌출되어 제1 광의 경로를 변경하는 광 경로 변경층으로 이루어진 광 확산 부재를 구비하여, 제1 광을 균일한 휘도 분포를 갖는 제2 광으로 출사한다. 이때, 광 경로 변경층은 확산층의 입사면 또는 출사면에 형성될 수 있으며, 입사면 또는 출사면으로부터 제1 각으로 기울어진 제1 광 경로 변경면과, 제2 각으로 기울어진 제2 광 경로 변경면을 갖는 하나 이상의 돌출부를 구비한다. 따라서, 백 라이트 어셈블리의 휘도 균일성을 확보할 수 있으며, 더 나아가 직하형 액정 표시 장치의 표시 품질을 향상시킬 수 있다.

    액정표시장치
    10.
    发明授权
    액정표시장치 失效
    液晶显示器

    公开(公告)号:KR100813468B1

    公开(公告)日:2008-03-13

    申请号:KR1020010072475

    申请日:2001-11-20

    Abstract: 액정표시장치가 개시되어 있다. 평판 램프에서 발생한 열 및 유해 전자파를 차단하는 유해 전자파 차폐막에 유해 전자파 차폐막의 면적을 감소시키는 관통 홀을 형성하여 유해 전자파 차폐막과 평판 램프 사이의 기생 커패시턴스에 따른 누설 전류를 극소화한다. 이로써, 매우 균일한 휘도 분포를 갖는 평판 램프에서의 휘도 저하에 따른 디스플레이 특성 불량을 방지하는 효과를 갖는다.
    액정표시장치, 유해 전자파 차폐막, 전류 누설

    Abstract translation: 公开了一种液晶显示装置。 它最大限度地减少了有害的电磁波屏蔽膜和平板灯形成通孔,以减少有害的电磁波屏蔽膜的面积,用于屏蔽有害电磁波阻止热量和在平板灯产生的有害的电磁波之间的寄生电容的泄漏电流。 这具有防止由于具有非常均匀的亮度分布的平板灯中的亮度降低而导致显示特性不良的效果。

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