公开(公告)号：KR100876088B1

公开(公告)日：2008-12-26

申请号：KR1020070050226

申请日：2007-05-23

Applicant: 삼성전자주식회사

Inventor： 이지명 ,  김민상 ,  윤은정 ,  이성영 ,  최인혁

IPC: H01L27/115

CPC classification number: H01L27/10 ,  B82Y10/00 ,  G11C11/56 ,  G11C13/025 ,  G11C23/00

Abstract: A multibit electro-mechanical memory device and a method of manufacturing the same include a substrate, a bit line in a first direction on the substrate, a lower word line in a second direction intersecting the first direction, a pad electrode isolated from a sidewall of the lower word line and connected to the bit line, a cantilever electrode expending in the first direction over the lower word line with a lower void therebetween, and connected to the pad electrode and curved in a third direction vertical to the first and second direction by an electrical field induced by a charge applied to the lower word line, a trap site expending in the second direction over the cantilever electrode with an upper void therebetween, and an upper word line to which a charge to curve the cantilever electrode in a direction of the trap site is applied, and on the trap site.

Abstract translation: 多位机电存储器件及其制造方法包括衬底，在衬底上的第一方向上的位线，与第一方向交叉的第二方向上的下字线，与衬底的侧壁隔离的衬垫电极 所述下字线与所述位线连接;悬臂电极，其在所述下字线上在所述第一方向上扩展，且在所述下字线之间具有较低的空隙，并且连接到所述焊盘电极并且沿垂直于所述第一方向和所述第二方向的第三方向弯曲 由施加到下字线的电荷引起的电场，在其间具有上空隙的在悬臂电极上的第二方向上延伸的陷阱位置，以及上部字线，其中电荷使悬臂电极沿 陷阱位置被应用，并位于陷阱位置。

公开(公告)号：KR100829607B1

公开(公告)日：2008-05-14

申请号：KR1020060102696

申请日：2006-10-23

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  이성영 ,  김민상 ,  김성민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/10 ,  G11C23/00

Abstract: 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법에서, 상기 비휘발성 메모리 장치는, 상부 표면이 절연성을 갖는 지지 기판과, 상기 지지 기판 상에 형성되는 제1 전극 패턴과, 상기 제1 전극 패턴의 측벽 표면과 이격되면서 상기 제1 전극 패턴 및 지지 기판의 노출된 표면 프로파일을 따라 형성되고, 전위차에 따라 탄성을 갖는 도전 물질로 이루어지는 비트 라인과, 상기 기판 표면 상에 위치하는 비트 라인의 상부면에 형성되는 절연막 패턴 및 상기 절연막 패턴 상에 상기 비트 라인과 이격되면서 상기 제1 전극 패턴과 서로 대향하게 위치하는 제2 전극 패턴을 포함한다. 상기 비휘발성 메모리 장치는 단순한 공정에 의해 제조될 수 있으며, 데이터 보유 능력이 양호하고 안정된 동작을 수행할 수 있다.

Abstract translation: 一种机电非易失性存储器件及其制造方法，所述非易失性存储器件包括：在上表面上具有绝缘表面的支撑衬底;形成在所述支撑衬底上的第一电极图案; 随着其从形成在第一电极图案和支撑基板，其沿所述暴露表面轮廓形成的位线，并且具有弹性，根据电位差的导电性材料形成的位线的顶表面的表面分离，的在基板表面上 以及第二电极图案，形成在绝缘膜图案上并与位线隔开并且面对第一电极图案。 非易失性存储器件可以通过简单的工艺制造，并且可以以良好的数据保持能力执行稳定的操作。

公开(公告)号：KR1020080011511A

公开(公告)日：2008-02-05

申请号：KR1020060071922

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 김민상 ,  이성영 ,  김성민 ,  윤은정 ,  최인혁

IPC: H01L21/336

Abstract: A method for fabricating a semiconductor device including a multi channel MOS transistor is provided to reduce the density of impurities additionally implanted into a portion under a gate insulation layer and eliminate the necessity of an ion implantation process by including a multi channel capable of maintaining electrical insulation of a lower channel between a source and a drain without an additional process. A preliminary active pattern(40) is formed on a semiconductor substrate(10) wherein a plurality of gate formation layers and a plurality of single crystal silicon layers are repeatedly and stacked in the preliminary active pattern and the thickness of the lowermost gate formation layer is greater than that of the upper gate formation layer. A hard mask is formed on the preliminary active pattern. By using the hard mask, the preliminary active pattern is etched to the surface of the substrate to form an active channel pattern. A source/drain layer having a flat upper surface is formed in a portion removed in the etch process for forming the active channel pattern. The plurality of gate formation layers are selectively etched to form a plurality of tunnels. A gate(50) buries the plurality of tunnels, surrounding the active channel pattern and protruding to a portion on the active channel pattern. The gate formation layer can be made of germanium or silicon germanium having etch selectivity with respect to the single crystal silicon layer.

Abstract translation: 提供一种用于制造包括多通道MOS晶体管的半导体器件的方法，以减少额外注入到栅极绝缘层下方的杂质的密度，并且通过包括能够保持电绝缘的多通道来消除离子注入工艺的必要性 的源极和漏极之间的较低通道，而没有额外的工艺。 在半导体衬底（10）上形成初步有源图案（40），其中多个栅极形成层和多个单晶硅层在预活性图案中反复堆叠，并且最下面的栅极形成层的厚度为 大于上部栅极形成层的厚度。 在初步活性图案上形成硬掩模。 通过使用硬掩模，将预活性图案蚀刻到衬底的表面以形成有源沟道图案。 具有平坦上表面的源极/漏极层形成在用于形成有源沟道图案的蚀刻工艺中去除的部分中。 多个栅极形成层被选择性地蚀刻以形成多个隧道。 门（50）将多个隧道埋入，围绕活动通道图案并突出到活动通道图案上的一部分。 栅极形成层可以由具有相对于单晶硅层的蚀刻选择性的锗或硅锗制成。

公开(公告)号：KR100699839B1

公开(公告)日：2007-03-27

申请号：KR1020050033200

申请日：2005-04-21

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  윤은정

IPC: H01L27/092

CPC classification number: H01L29/785 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/78645

Abstract: 공정을 단순화한 다중채널을 구비한 반도체 장치 및 그의 제조방법을 개시한다. 본 발명의 반도체 장치의 제조방법은 반도체 기판상에 희생층과 채널층을 교대로 적층한 다음, 상기 희생층과 채널층을 식각하여 고립된 액티브 패턴을 형성하고, 액티브 패턴의 각 측벽을 둘러싸는 소자분리막을 형성한다. 상기 반도체 기판의 전면에 대하여 불순물이온을 주입하여 상기 액티브 패턴하부의 상기 반도체 기판내에 채널분리영역을 형성한다. 상기 소자분리막의 한쌍의 대향하는 측벽으로부터 분리되도록 상기 액티브 패턴의 일부를 식각하여 노출된 한쌍의 제1측벽을 갖는 채널패턴을 형성한다. 상기 채널패턴의 제1측벽들상에 소오스/드레인용 반도체층을 형성하고, 상기 소자분리막과 접하는 상기 채널패턴의 한쌍의 제2측벽이 노출되도록 상기 소자분리막의 일부를 제거한다. 이어서, 상기 채널패턴에 포함된 상기 희생층을 제거하고, 상기 희생층이 제거되어 노출된 상기 채널층을 감싸도록 게이트전극용 도전층을 형성한다.

公开(公告)号：KR100640641B1

公开(公告)日：2006-10-31

申请号：KR1020050034552

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  윤은정 ,  서종수 ,  김두응 ,  조백형 ,  김병서

IPC: H01L21/8247

Abstract: 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들과 상 변화 물질로 이루어진 가변저항소자로 구성된 상변화 메모리 셀을 구비하는 반도체 메모리 장치 및 상 변화 메모리 셀의 형성 방법이 개시된다. 본 발명의 실시예에 따른 상 변화 메모리 셀은 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들 및 상 변화 물질로 이루어진 가변저항소자를 구비한다. 상기 컨트롤 트랜지스터들의 숫자가 2일 수 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 글로벌 비트라인, 상기 글로벌 비트라인에 대응되는 로컬 비트라인 선택회로에 의하여 연결되거나 차단되는 복수개의 로컬 비트라인들 및 상기 각각의 로컬 비트라인에 연결되어 데이터를 저장하는 복수개의 상 변화 메모리 셀 그룹들을 구비한다. 상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들과 상 변화 물질로 이루어진 가변저항소자로 구성된 상변화 메모리 셀을 구비함과 동시에 비트라인을 글로벌 비트라인과 로컬 비트라인으로 구분하여 계층적 비트라인(Hierarchical bit line)구조를 구현함으로써 집적도를 개선하고 상 변화 메모리 셀에 흐르는 전류를 증가시킬 수 있는 장점이 있다.

公开(公告)号：KR100618831B1

公开(公告)日：2006-09-08

申请号：KR1020040041857

申请日：2004-06-08

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  김성민 ,  이성영

IPC: H01L29/78 ,  H01L21/335

CPC classification number: H01L29/78696 ,  H01L29/42384 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66772 ,  H01L29/78654

Abstract: 벌크 웨이퍼를 사용하여 제조된 고집적화 및 고성능의 게이트 올 어라운드형 반도체소자 및 그 제조방법이 개시된다. 본 발명의 제조방법은, 소자분리층에 의해 정의된 반도체 벽체의 일부를 제거하여 대향하는 한쌍의 반도체 기둥을 형성하고, 반도체 기둥의 대향하는 측벽상에 제1 절연층을 형성한 후, 노출된 반도체기판 상에 희생층을 형성한다. 이어서 제1 절연층의 일부를 제거하고, 희생층상으로 브릿지 형태의 채널 반도체층을 형성하고, 소자분리층의 일부를 제거하여 희생층의 측면을 노출시킨 후, 희생층을 선택적으로 제거하여 채널 반도체층의 둘레를 노출시킨다. 이어서 노출된 채널 반도체층의 둘레를 따라 게이트 절연층을 형성하고, 그 위에 게이트전극을 형성한다.
GAA, 트랜치, 희생층, 에피택시, 채널

公开(公告)号：KR1020060089547A

公开(公告)日：2006-08-09

申请号：KR1020050011008

申请日：2005-02-05

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  윤은정 ,  김동원 ,  윤재만

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/792 ,  H01L29/7923 ,  H01L29/7926 ,  H01L21/28282

Abstract: 3차원 플래쉬 메모리 소자를 제공한다. 본 발명은 실리콘 기판 상에 수직 방향(Z축 방향)으로 형성된 게이트와, 상기 게이트를 둘러싸면서 형성된 전하 저장층과, 상기 전하 저장층을 둘러싸면서 형성된 실리콘층을 포함한다. 그리고, 상기 실리콘층에는 수직 방향으로 채널 영역이 형성되고, 상기 채널 영역을 사이에 두고 수직 방향으로 소오스/드레인이 형성된다. 이에 따라, 본 발명은 3차원으로 데이터를 저장하여 집적도를 높일 수 있고, 게이트의 양측에 트랜지스터를 형성하여 2 비트 동작도 수행할 수도 있고, 라인 단위나 트랜지스터 단위로 지울 수 있다.

公开(公告)号：KR100604908B1

公开(公告)日：2006-07-28

申请号：KR1020040081111

申请日：2004-10-11

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  김성민 ,  석성대 ,  윤은정

IPC: H01L21/8238

CPC classification number: H01L21/823828 ,  H01L21/823807 ,  H01L29/42384 ,  H01L29/42392 ,  H01L29/495 ,  H01L29/78696

Abstract: 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스 소자 및 그 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 씬-바디 채널 씨모스 소자는 실리콘 에피층으로 형성된 엔모스 씬-바디 채널, 엔모스 씬-바디 채널을 둘러싸도록 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물 또는 홀 트랩 유전체막을 포함하는 물질막으로 형성되어 있는 엔모스 절연막 및 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와, 실리콘 에피층으로 형성된 피모스 씬-바디 채널, 피모스 씬-바디 채널을 둘러싸도록 피모스 씬-바디 채널의 표면 상에 형성되어 있으며, 실리콘 산화막 또는 전자 트랩 유전체막을 포함하는 물질막으로 형성되어 있는 피모스 절연막 및 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가진다.
씨모스, 씬-바디 채널, 입체형 트랜지스터, 홀 트랩 유전체막, 전자 트랩 유전체막

公开(公告)号：KR1020060065212A

公开(公告)日：2006-06-14

申请号：KR1020040104001

申请日：2004-12-10

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  윤은정

IPC: H01L21/336 ,  H01L21/82 ,  H01L21/28 ,  H01L21/31

CPC classification number: H01L29/785 ,  H01L29/66545 ,  H01L29/66795

Abstract: 복수개의 돌출된 채널을 갖는 FinFET의 제조에서, 액티브 핀이 구비되는 기판 상에 게이트 전극용 홈 형성 부위를 선택적으로 노출시키고, 적어도 형성하고자하는 게이트 전극 상부면보다 높은 위치에 상부면이 위치하는 제1 절연막 패턴 구조물을 형성한다. 상기 제1 절연막 패턴 구조물을 식각 마스크로 사용하여 상기 액티브 핀 상부면을 부분적으로 식각함으로서 게이트 전극용 홈을 형성한다. 상기 제1 절연막 패턴 구조물을 부분적으로 식각하여 상기 액티브 핀의 상부면 및 측면을 부분적으로 노출시키는 제2 절연막 패턴 구조물을 형성한다. 상기 게이트 전극용 홈 및 상기 제2 절연막 패턴의 표면에 연속적으로 게이트 절연막을 형성한다. 다음에, 상기 게이트 절연막 상에 게이트 전극을 형성한다. 상기 방법에 의해 형성되는 트랜지스터는 삼차원 구조의 채널이 형성되기 때문에, 플레너 타입의 트랜지스터에 비해 구동능력이 향상된다.

公开(公告)号：KR100585178B1

公开(公告)日：2006-05-30

申请号：KR1020050011018

申请日：2005-02-05

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  김동원 ,  김민상 ,  윤은정

IPC: H01L21/336 ,  H01L27/12

Abstract: 본 발명에 따른 반도체 소자는, 반도체 기판에 형성되고 기판 표면보다 돌출된 활성영역을 가진다. 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 형성되어 있다. 이러한 핀을 가지는 활성영역 상에는 게이트 절연막과 금속 게이트 전극이 형성되어 있다. 금속 게이트 전극 측벽 상에는 게이트 스페이서가 구비되어 있으며, 금속 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성되어 있다. 특히, 금속 게이트 전극은 게이트 스페이서 및 게이트 절연막에 접하는 배리어막과 상기 배리어막 상부의 금속막을 포함한다.

Abstract translation: 根据本发明的半导体器件具有形成在半导体衬底上并从衬底表面突出的有源区。 有源区具有第一和第二突起，它们彼此平行，并且由有源区表面构成，其间插入中心沟槽，第一和第二突起以及第二突起的上表面用作沟道区。 它形成。 在具有这些鳍片的有源区上形成栅绝缘膜和金属栅电极。 在金属栅电极的侧壁上设置栅极隔离物，在金属栅电极的两侧的有源区中形成源极和漏极。 具体地，金属栅极电极包括与栅极间隔物和栅极绝缘膜接触的阻挡膜以及阻挡膜上方的金属膜。