公开(公告)号：KR1019980025560A

公开(公告)日：1998-07-15

申请号：KR1019960043727

申请日：1996-10-02

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  이청행

IPC: H01L21/306

Abstract: 본 발명은 폴리머로 인한 게이트의 전기적 특성 저하 및 스탭 카버리지 문제 등을 해결할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 절연막과 게이트 전극용 폴리실리콘막을 순차적으로 형성하는 공정과, 상기 게이트 전극용 폴리실리콘막상에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 전극용 폴리실리콘막을 식각하는 공정과, 상기 게이트 전극용 폴리실리콘막의 식각 공정시 생성된 폴리머를 플루오린계 가스와 산소 가스가 혼합된 혼합가스를 이용하여 제거하는 공정을 포함하고 있다. 이러한 방법에 의해서, 폴리머로 인한 게이트 전극층의 전기적 특성 저하를 해소시키며, 아울러 후속 공정에서의 스텝 카버리지를 향상시킬 수 있다.

公开(公告)号：KR100481862B1

公开(公告)日：2005-04-11

申请号：KR1020020057191

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  유재민 ,  문창록

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115

Abstract: 스플리트 게이트형 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은, 반도체 기판에 트렌치 소자분리막을 형성하여 복수개의 평행한 제1 활성영역들을 형성한다. 이와 함께, 제1 활성영역 상에 트렌치 소자분리막의 측벽에 정렬된 측벽을 가지며 차례로 적층된 게이트 절연막 패턴, 도전막 패턴 및 하드마스크 패턴을 형성한다. 각각의 제1 활성영역을 따라 하드마스크 패턴을 일정한 간격을 두고 제거하여 도전막 패턴의 상부면을 노출시킨다. 노출된 도전막 패턴 상에 산화막 패턴을 형성하고, 하드마스크 패턴을 제거한다. 산화막 패턴을 식각마스크로 사용하여 도전막 패턴을 식각하여 각각의 제1 활성영역 상에 일정한 간격을 두고 배열된 부유게이트 패턴을 형성한다. 부유게이트 패턴의 측벽에 터널산화막을 형성하고, 제1 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 형성한다. 제어게이트 전극은 부유게이트 패턴들의 상부에 배치된다.

公开(公告)号：KR1019990002333A

公开(公告)日：1999-01-15

申请号：KR1019970025907

申请日：1997-06-19

Applicant: 삼성전자주식회사

Inventor： 윤중림

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있는 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 금속막, 제 2 금속막, 그리고 층간절연막을 순차적으로 형성하는 공정과, 상기 층간절연막 상에 콘택홀이 형성될 영역을 정의하여 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 층간절연막을 소정의 두께로 습식 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 표면이 노출되도록 상기 층간절연막을 건식 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막의 표면이 노출되도록 상기 제 2 금속막을 식각하는 공정과, 상기 포토레지스트 패턴 및 상기 폴리머를 제거하되, O
2 플라즈마 분위기 의 초기 시작 온도가 약 55 - 65 ℃ 온도 범위내인 애싱 공정을 포함한다. 이와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있다.

公开(公告)号：KR1020040025286A

公开(公告)日：2004-03-24

申请号：KR1020020057191

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  유재민 ,  문창록

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115

Abstract: PURPOSE: A method for manufacturing a split gate type flash memory device is provided to be capable of forming a floating gate pattern without forming misalignment and approximity effect. CONSTITUTION: A trench isolation layer(58) is formed on a semiconductor substrate for defining a plurality of first active regions(62a) and a plurality of second active regions(62b). Floating gate patterns(64) spaced apart from each other are formed on the first active regions(62a) by etching a conductive pattern using an oxide pattern as a mask. A tunnel oxide layer is formed at both sidewalls of the floating gate patterns(64). A plurality of control gate electrodes are formed on the floating gate patterns.

Abstract translation: 目的：提供一种用于制造分离栅型闪存器件的方法，以能够形成浮栅图案而不形成不对准和近似效应。 构成：在半导体衬底上形成沟槽隔离层（58），用于限定多个第一有源区（62a）和多个第二有源区（62b）。 通过使用氧化物图案作为掩模蚀刻导电图案，在第一有源区域（62a）上形成彼此间隔开的浮动栅极图案（64）。 隧道氧化物层形成在浮置栅极图案（64）的两个侧壁处。 多个控制栅电极形成在浮栅图案上。

公开(公告)号：KR100389037B1

公开(公告)日：2003-06-25

申请号：KR1020010019307

申请日：2001-04-11

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  안종현 ,  이창훈

IPC: H01L21/60

CPC classification number: H01L24/10 ,  H01L23/5258 ,  H01L23/528 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05181 ,  H01L2224/05572 ,  H01L2224/13 ,  H01L2224/13022 ,  H01L2224/13099 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/04953 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2224/05552 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 플립 칩형 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 패시베이션막 내에 배치된 제1 및 제2 금속배선과, 제1 금속배선을 덮는 알루미늄 패드와, 서로 이웃하는 한 쌍의 제2 금속배선 및 이들 사이의 패시베이션막을 덮는 알루미늄 퓨즈와, 알루미늄 패드 상에 차례로 적층된 언더범프 금속막 패턴 및 범프를 포함한다. 제1 및 제2 금속배선은 패시베이션막 내에 제1 및 제2 그루브를 형성한 다음, 제1 및 제2 그루브 내에 각각 다마신 공정을 사용하여 형성한다.

Abstract translation: 倒装芯片型半导体器件包括至少一个第一金属线和形成在钝化层中的至少一对第二金属线，覆盖第一金属线的铝垫，覆盖与第一金属线相邻的一对第二金属线的铝熔丝 其它以及其间的钝化层，以及依次形成在铝垫上的凸块下金属层图案和凸块。 在钝化层中形成第一和第二沟槽之后，通过使用镶嵌工艺分别在第一和第二沟槽中形成第一和第二金属线。

公开(公告)号：KR100431433B1

公开(公告)日：2004-07-30

申请号：KR1019970025907

申请日：1997-06-19

Applicant: 삼성전자주식회사

Inventor： 윤중림

IPC: H01L21/28

Abstract: PURPOSE: A method of forming a contact hole of a semiconductor device is provided to remove completely polymers from the contact hole by performing an ashing process under predetermined conditions. CONSTITUTION: A first metal film(102), a second metal film(104), an interlayer dielectric(106) and a photoresist pattern(108) are sequentially formed on a semiconductor substrate(100). Wet-etching is performed on the interlayer dielectric to a predetermined thickness by using the photoresist pattern as an etching mask. The second metal film is exposed to the outside by performing sequentially dry-etching on the interlayer dielectric using the same photoresist pattern. The first metal film is exposed to the outside by performing an etching process on the second metal film using the same photoresist pattern. At this time, a contact hole(110) is completed and polymers(112) are formed in the contact hole. The photoresist pattern and polymers are simultaneously removed therefrom by using an ashing process at an initial temperature of 55 to 65 under an O2 plasma atmosphere.

公开(公告)号：KR1020000013247A

公开(公告)日：2000-03-06

申请号：KR1019980032007

申请日：1998-08-06

Applicant: 삼성전자주식회사

Inventor： 윤중림

IPC: H01L21/3063

Abstract: PURPOSE: A wet etching method of polysilicon is provided to reduce generation of polymer and particle. CONSTITUTION: A gate oxidation layer and a polysilicon layer for gate electrode are formed on a semiconductor substrate. A photoresist pattern is formed on upper of the polysilicon layer. Lower of the polysilicon layer is etched using the photoresist. The etching process uses an etching liquid which constituted of fluoric acid(HF), nitric acid(HNO3), and deionized water having a ratio of 1:50:25. In the etching process, a temperature of the etching liquid is 24 plus or minus 2°C.

Abstract translation: 目的：提供多晶硅的湿蚀刻方法，以减少聚合物和颗粒的产生。 构成：在半导体衬底上形成用于栅电极的栅极氧化层和多晶硅层。 光致抗蚀剂图案形成在多晶硅层的上部。 使用光致抗蚀剂蚀刻多晶硅层的下部。 蚀刻工艺使用由氟酸（HF），硝酸（HNO 3）和比例为1:50:25的去离子水构成的蚀刻液。 在蚀刻工艺中，蚀刻液的温度为24±2℃。

公开(公告)号：KR1019970007510A

公开(公告)日：1997-02-21

申请号：KR1019950022083

申请日：1995-07-25

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  김학재

IPC: G03F7/30

Abstract: HF, CH
3 COOH, HNO
3 , H
3 PO
4 를 혼합하여 제조한 습식 식각제는 대규모집적 회로 제조 공정에서 금속을 식각하는 공정과 실리콘 찌꺼기를 제거를 일원화 할 수 있으므로 종래기술에 비하여 공정을 단순화할 수 있고, 실리콘 찌꺼기를 제거하기 위한 건조 장비의 필요를 없앰으로서 원가를 절감할 수 있으며, 플라즈마에 의해 하부층의 공격을 최소화할 수 있고, 식각의 종말점을 알아보는데 더 용이하고 실리콘이 첨가된 알루미늄을 과도 식각할 위험을 줄이게 한다.

公开(公告)号：KR100609996B1

公开(公告)日：2006-08-09

申请号：KR1019990037797

申请日：1999-09-07

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  김영욱

IPC: H01L21/3205

Abstract: 본 발명은 반도체소자의 제조방법을 게시한다. 이에 의하면, 층간절연막의 다마신(damascene) 구조의 홈부들에만 채워진 구리배선들을 제외한 그 외측의 층간절연막 상에 감광막의 패턴을 형성한 후 감광막의 패턴과 구리배선들 상에 캐핑층을 함께 적층하고 이를 기계화학적 연마공정을 이용하여 구리배선들 외측의 층간절연막 상에 있는 캐핑층을 완전히 제거하고 구리배선들 상에만 캐핑층을 남긴다.
따라서, 본 발명은 구리배선들 상에 캐핑층을 형성하면서도 이들 사이의 층간절연막 상에 캐핑층을 전혀 존재하지 않게 하여 구리배선들 사이의 프린지(fringe) 커패시턴스를 줄이고 나아가 RC지연시간을 단축하여 로직소자의 고속화를 이룬다.

Abstract translation: 本发明公开了一种制造半导体器件的方法。 利用这种结构，在层间绝缘膜和饮用水（镶嵌）到感光膜图案和铜布线形成在其外侧填充结构的仅槽部上层叠有覆盖层的除铜布线以外的层间绝缘膜中的光致抗蚀剂图案之后 这是通过使用机械化学抛光工艺来完成的，以完全去除铜互连外部的层间绝缘膜上的覆盖层并仅将覆盖层留在铜互连上。

公开(公告)号：KR1020020094472A

公开(公告)日：2002-12-18

申请号：KR1020010032702

申请日：2001-06-12

Applicant: 삼성전자주식회사

Inventor： 윤중림 ,  고영필

IPC: H01L21/60

CPC classification number: H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05022 ,  H01L2224/05572 ,  H01L2224/10126 ,  H01L2224/11 ,  H01L2224/1147 ,  H01L2224/11912 ,  H01L2224/13022 ,  H01L2224/13099 ,  H01L2924/0002 ,  H01L2924/01013 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: PURPOSE: A method for forming a solder bump for semiconductor package is provided to improve a cutting mode of a bump and reliability of the semiconductor package by filling robust material such as polyimide into an undercut portion between a solder and a polyimide layer. CONSTITUTION: A final Cu line(14) instead of an insulating layer(12) is formed on an insulating substrate(10) by performing a damascene process. A protective layer(16) is formed thereon in order to expose a part of a surface of the final Cu line(14). An Al pad(20) is formed on the protective layer(16) by inserting a metal barrier(18). A polyimide layer(24) is formed on the above structure in order to expose a surface of the Al pad(20) of an upper side of the final Cu line(14). An UBM(Under Bump Metal)(26) is deposited thereon by using a sputtering method. The UBM(26) is formed with Cr(26a), phased Cr/Cu(26b), and Cu(26c). A resist pattern is formed on the UBM(26) in order to open a solder bump formation portion. A solder is plated on an open portion by using an electro-plating method. The unnecessary UBM(26) is etched. A polyimide layer is coated thereon. A hemispheric bump(28a) is formed by performing a reflow process.

Abstract translation: 目的：提供一种用于形成用于半导体封装的焊料凸块的方法，通过将诸如聚酰亚胺的坚固材料填充到焊料和聚酰亚胺层之间的底切部分来改善凸块的切割模式和半导体封装的可靠性。 构成：通过执行镶嵌工艺，在绝缘基板（10）上形成最终的Cu线（14）而不是绝缘层（12）。 在其上形成保护层（16），以露出最终的Cu线（14）的一部分表面。 通过插入金属屏障（18）在保护层（16）上形成Al焊盘（20）。 在上述结构上形成聚酰亚胺层（24），以露出最终Cu线（14）的上侧的铝焊盘（20）的表面。 通过溅射法在其上沉积UBM（凹凸金属下）（26）。 UBM（26）由Cr（26a），相位Cr / Cu（26b）和Cu（26c）形成。 在UBM（26）上形成抗蚀剂图案以便打开焊料凸点形成部分。 通过电镀法将焊料镀在开口部分上。 不必要的UBM（26）被蚀刻。 在其上涂覆聚酰亚胺层。 通过进行回流处理形成半球形突起（28a）。