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公开(公告)号：KR1020080096228A
公开(公告)日：2008-10-30
申请号：KR1020070041415
申请日：2007-04-27
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C16/349
Abstract: A flash memory device and flash memory system is provided to reduce time required for mounting NAND flash memory file system at an electronic system and for booting a system since the NAND flash memory dose not need an additional spare data cell area. In a flash memory device(100) and flash memory system, a first nonvolatile memory composed of a plurality of page data cells stores page data and reads a stored page data when a read command is supplied. A second nonvolatile memory, composed of a plurality of page data cells and spare cells adjacent to the page data cells, scan spare data and temporarily the scan data in mounting a file system after storing spare data, reads/ outputs the stored data when a read command is supplied.
Abstract translation: 提供闪速存储器件和闪存系统以减少在电子系统上安装NAND闪速存储器文件系统所需的时间，并且用于引导系统，因为NAND闪速存储器不需要附加的备用数据单元区域。 在闪速存储装置（100）和闪速存储器系统中，由多个页数据单元组成的第一非易失性存储器存储页数据，并且当提供读命令时读取存储的页数据。 第二非易失性存储器由多个页数据单元和与页数据单元相邻的备用单元组成，在存储备用数据之后扫描备用数据和暂时安装文件系统的扫描数据，当读取时读取/输出存储的数据 提供命令。
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公开(公告)号：KR100702840B1
公开(公告)日：2007-04-03
申请号：KR1020050063181
申请日：2005-07-13
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C11/22
Abstract: 본 발명은 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치는, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과; 외부 클럭 신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 제어함에 의하여, 상기 메모리 셀에 제1논리 상태의 데이터를 라이팅하기 위한 제1라이팅 구간과, 상기 제1논리 상태의 데이터와는 다른 제2논리 상태의 데이터를 라이팅하기 위한 제2라이팅 구간을 제어하는 라이팅 제어회로를 구비한다. 본 발명에 따르면, 안정된 라이팅 동작을 행할 수 있으며, 메모리 셀에 저장된 데이터의 신뢰성을 테스트 할 수 있는 효과가 있다.
강유전체, 라이트, 저장, 사이클, 라이팅구간, 플레이트 라인-
公开(公告)号：KR1020060038667A
公开(公告)日：2006-05-04
申请号：KR1020040087784
申请日：2004-11-01
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/789 , G11C29/787
Abstract: 반도체 메모리 장치의 리던던시회로가 개시되어 있다. 그러한 리던던시 회로는 리페어시 불량 셀을 지정하는 외부 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비한다. 그리하여, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 종래의 물리적인 리페어를 하는 경우 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점을 개선하였다.
리던던시, 리페어, 강유전체, 퓨즈셀 코딩블럭, 퓨즈셀 프리디코더-
公开(公告)号：KR100558561B1
公开(公告)日：2006-03-10
申请号：KR1020040086504
申请日：2004-10-28
Applicant: 삼성전자주식회사
Abstract: 본 발명은 고집적화에 적합한 반도체 메모리 장치를 구현하기 위한 것으로, 본 발명에 따른, 셀 어레이를 구성하는 메모리 셀들을 제어하는 반도체 메모리 장치는, 메인 워드라인에 각각 병렬로 연결되며, 상기 메인 워드라인을 통하여 제공되는 메인 워드라인 인에이블 신호에 응답하여, 선택된 서브 워드라인에 서브 워드라인 인에이블 신호를 제공하는 적어도 하나 이상의 서브 워드라인 드라이버 회로와; 상기 서브 워드라인에 각각 병렬로 연결되며 상기 서브 워드라인 인에이블 신호에 응답하여, 선택된 로컬 워드라인에 로컬워드라인 인에이블 신호를 제공함에 의하여, 상기 로컬 워드라인에 연결된 적어도 하나 이상의 메모리 셀을 제어하는 적어도 하나 이상의 로컬 워드라인 드라이버 회로를 구비함을 특징으로 한다. 본 발명에 따르면, 반도체 메모리 장치의 레이아웃 면적을 줄여 칩사이즈의 증가를 최소화할 수 있어 고집적화가 가능한 효과가 있다.
서브 워드라인, 로컬 워드라인, 워드라인 드라이버, 플로팅Abstract translation: 根据本发明，提供了一种用于控制构成单元阵列的存储单元的半导体存储器件，该半导体存储器件包括：与主字线并联连接的主字线， 至少一个子字线驱动器电路，用于响应于通过子字线驱动器电路提供的主字线使能信号，将子字线使能信号提供给选中的子字线; 响应于子字线使能信号，通过向所选本地字线提供本地字线使能信号来控制连接到本地字线的至少一个存储器单元， 至少有一个本地字线驱动电路。 根据本发明，通过减小半导体存储器件的布局面积可以使芯片尺寸的增加最小化，由此实现高集成度。
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公开(公告)号：KR1020050080224A
公开(公告)日：2005-08-12
申请号：KR1020040008237
申请日：2004-02-09
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 안정된 기준전압을 발생시켜 반도체 소자의 신뢰성을 개선하기 위한 기준전압 발생장치 및 그에 따른 구동방법에 관한 것으로, 본 발명에 따른 기준전압 발생장치의 구동방법은, 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 강유전체 메모리 셀의 데이터를 리드하기 위해, 레퍼런스 셀을 구성하는 강유전체 커패시터를 이용하여 기준전압을 공급하는 기준전압 발생장치의 구동방법에 있어서, 인가되는 제1제어신호에 응답하여, 상기 레퍼런스 셀에 저장되어 있는 데이터와 동일한 데이터를 상기 레퍼런스 셀에 재저장하는 단계와,인가되는 제2제어신호에 응답하여, 상기 재저장된 레퍼런스 셀에서 기준전압을 발생시키는 단계를 포함함을 특징으로 한다.
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公开(公告)号：KR1020090020427A
公开(公告)日：2009-02-26
申请号：KR1020070085181
申请日：2007-08-23
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C7/1018 , G11C7/08 , G11C11/22
Abstract: A ferroelectric memory device and a driving method thereof are provided to prevent a breakdown of data of a second memory cell section in a disabling state of a chip in a reading operation of a first memory cell section during a burst read operation. A ferroelectric memory device includes a first and second memory cell sections(S0,S1). Each of the first and second memory cell sections includes a plurality of ferroelectric memory cells. A read circuit performs a burst read operation in order of the first and second memory cell sections. The read operation of the first memory cell section is partially overlapped with the read operation of the second memory cell section. The read circuit performs a write-back operation for data in the second memory cell section when a chip is disabled in the read operation of the first memory cell section.
Abstract translation: 提供铁电存储器件及其驱动方法，以防止在突发读取操作期间在第一存储单元部分的读取操作中的芯片的禁用状态下的第二存储单元部分的数据故障。 铁电存储器件包括第一和第二存储单元部分（S0，S1）。 第一和第二存储单元部分中的每一个包括多个铁电存储单元。 读取电路按照第一和第二存储单元部分的顺序进行突发读取操作。 第一存储单元部分的读取操作与第二存储单元部分的读取操作部分重叠。 当在第一存储单元部分的读取操作中芯片被禁止时，读取电路对第二存储器单元部分中的数据执行写回操作。
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8.发明公开강유전체 메모리 장치 및 그것의 구동방법 失效FERROELECTRICS RANDOME ACCESS MEMORY DEVICE AND DRIVING METHOD FOR THE SAME
公开(公告)号：KR1020070054445A
公开(公告)日：2007-05-29
申请号：KR1020050112453
申请日：2005-11-23
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C11/22 , G11C11/2273 , G11C5/147 , G11C7/06 , G11C11/2297
Abstract: A ferroelectric random access memory (FRAM) device includes a memory cell array including a plurality of FRAM cells connected to a first bit line and a reference cell connected to a second bit line. The device also includes a sense amplifier circuit configured to evaluate an amount of charges induced in a FRAM cell at a first mode and sense data stored in the FRAM cell at a second mode, wherein the sense amplifier circuit comprises a reference voltage generator configured to output an externally applied voltage as a reference voltage at the first mode, and output the reference voltage in response to a voltage applied to the second bit line from the reference cell and a voltage charged to an offset node at the second mode, and an amplifier circuit configured to sense and amplify a difference between a voltage applied to the first bit line from a selected FRAM cell and the reference voltage.
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公开(公告)号：KR100689706B1
公开(公告)日：2007-03-08
申请号：KR1020040087784
申请日：2004-11-01
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/789 , G11C29/787
Abstract: 반도체 메모리 장치의 리던던시회로가 개시되어 있다. 그러한 리던던시 회로는 리페어시 불량 셀을 지정하는 외부 어드레스에 응답하여 퓨즈셀 어드레스를 출력하는 어드레스 버퍼부, 상기 퓨즈셀 어드레스에 의하여 하나가 선택되어지고, 상기 퓨즈셀 어드레스를 저장하는 강유전체 셀을 구비하며 상기 저장된 퓨즈셀 어드레스에 응답하여 리던던시 디코더 인에이블신호를 출력하는 퓨즈셀 코딩블럭을 구비한다. 그리하여, 본 발명은 강유전체 셀을 이용한 리던던시 회로 및 리페어 방법을 제공함으로써, 종래의 물리적인 리페어를 하는 경우 리페어 이후 또는 패키지 공정 이후에 불량 셀이 발생할 경우 다시 리페어를 수행할 수 없는 문제점을 개선하였다.
리던던시, 리페어, 강유전체, 퓨즈셀 코딩블럭, 퓨즈셀 프리디코더-
公开(公告)号：KR1020070003240A
公开(公告)日：2007-01-05
申请号：KR1020050059043
申请日：2005-07-01
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: A boost voltage generating circuit is provided to reduce or minimize the variation of a boost voltage due to an external power supply voltage by controlling a voltage boosted by a boosting capacitor according to the variation of the external power supply voltage. In a boost voltage generating circuit for generating a boost voltage by receiving an external power supply voltage, a boosting capacitor(CB0) is enabled by a booster enable signal and boosts the external power supply voltage into a boosted voltage. A capacitor control part(100) controls the amplitude of the voltage boosted by the boosting capacitor according to the variation of the external power supply voltage, by receiving an output signal of a power supply voltage sensing part sensing the variation of the external power supply voltage.
Abstract translation: 提供升压电压产生电路，以通过根据外部电源电压的变化控制由升压电容器升压的电压来减小或最小化由于外部电源电压引起的升压电压的变化。 在用于通过接收外部电源电压产生升压电压的升压电压产生电路中，升压电容器（CB0）由升压使能信号使能，并将外部电源电压升压为升压电压。 电容器控制部（100）通过接收检测外部电源电压的变化的电源电压检测部的输出信号，根据外部电源电压的变化来控制升压电容升压的电压的振幅 。
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