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公开(公告)号：KR1020170096277A
公开(公告)日：2017-08-24
申请号：KR1020160017337
申请日：2016-02-15
Applicant: 삼성전자주식회사
CPC classification number: G06F3/0659 , G06F3/0611 , G06F3/0685 , G06F12/0868 , G06F2212/1016 , G06F2212/202
Abstract: 본발명은불휘발성메모리모듈에관한것이다. 본발명의불휘발성메모리모듈은, 불휘발성메모리장치, 불휘발성메모리장치를제어하는제어기, 불휘발성메모리장치의캐시메모리로사용되는휘발성메모리장치, 그리고외부장치로부터커맨드및 어드레스를수신하고, 수신된커맨드및 어드레스에응답하여제1 버스를통해휘발성메모리장치로제1 커맨드및 제1 어드레스를전송하고, 그리고제2 버스를통해제어기로제2 커맨드및 제2 어드레스를전송하는모듈컨트롤러를포함한다. 제1 어드레스에응답하여, 휘발성메모리장치는둘 이상의메모리데이터라인그룹들에각각둘 이상의캐시데이터들을로드하고, 그리고둘 이상의태그데이터라인그룹들에각각둘 이상의태그들을로드한다.
Abstract translation: 本发明涉及一种非易失性存储器模块。 本发明的非易失性存储器模块，非易失性存储器装置，用于用作控制器，用于控制非易失性存储器装置的非易失性存储装置的高速缓冲存储器的易失性存储器设备，和接收命令和从外部装置的地址，并且接收 响应于该命令和地址发送第一命令罗塞塔性存储装置和所述第一总线上的第一地址，并且包括用于通过第二总线传送控制命令的Rosetta 2和第二地址的模块控制器。 响应于第一地址，易失性存储器设备加载在两个或更多个存储器中的数据线的负载相应的多于一个的标签，每两个或更多个高速缓存数据的组，以及两个或多个标签和数据线组。
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公开(公告)号：KR1020160144574A
公开(公告)日：2016-12-19
申请号：KR1020150080838
申请日：2015-06-08
Applicant: 삼성전자주식회사
Abstract: 본발명의불휘발성메모리모듈은, 적어도하나의불휘발성메모리, 호스트로부터의서브데이터에대한쓰기요청을수신하면, 상기서브데이터를램에축적하고, 축적된상기서브데이터를상기불휘발성메모리에프로그램하는장치컨트롤러를포함하되, 상기서브데이터는상기호스트로부터제공받는기본전송단위보다작은사이즈의데이터이다.
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公开(公告)号：KR100909902B1
公开(公告)日：2009-07-30
申请号：KR1020070041415
申请日：2007-04-27
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C16/349
Abstract: 본 발명은 플래쉬 메모리 장치 및 플래쉬 메모리 시스템을 공개한다. 본 발명의 플래쉬 메모리 장치는 복수개의 페이지 데이터 셀들로 구성되어 페이지 데이터를 저장한 후에 외부로부터 리드 명령 인가시 저장된 페이지 데이터를 리드하여 데이터를 출력하는 제1 비휘발성 메모리, 복수개의 페이지 데이터 셀들 각각과 인접하는 복수개의 스페어 데이터 셀들로 구성되어 스페어 데이터를 저장한 후에 파일 시스템 탑재시 스페어 데이터를 스캔하여 해당 정보를 자체적으로 임시 저장하고, 리드 명령 인가시 저장된 스페어 데이터를 리드하여 출력하는 제2 비휘발성 메모리를 구비하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, NAND 플래쉬 메모리에 별도의 스페어 데이터 셀 영역이 불필요하여 전자 장치 시스템에 NAND 플래쉬 메모리의 파일 시스템을 탑재하는 시간과 부팅 시간이 대폭 감소되고, 비휘발성 RAM을 NAND 플래쉬 메모리의 리드 버퍼 및 라이트 버퍼로 사용하므로 NAND 플래쉬 메모리의 동작 성능이 향상되고 전원 오프 시에도 데이터를 유지시킬 수 있다.
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公开(公告)号：KR100859522B1
公开(公告)日：2008-09-22
申请号：KR1020020035357
申请日：2002-06-24
Applicant: 삼성전자주식회사
IPC: G02F1/136
Abstract: 본 발명은 박막 트랜지스터 기판, 색필터 기판 및 액정 표시 장치에 관한 것으로 본 발명에 따른 액정 표시 장치는 절연 기판 위에 색을 표현하기 위한 적, 청, 녹색 색필터, 차광 패턴, 기준 전극을 포함하는 상부 기판, 게이트 배선, 데이터 배선, 화소 전극 및 이들과 연결되어 있는 박막 트랜지스터를 포함하는 하부 기판, 상부 및 하부 기판 사이에 충진되어 있는 액정을 포함하고, 상부 기판 및 하부 기판 중 하나에 형성되어 있으며 액정을 배향하는 전계를 형성하는 수단을 구비한다.
액정표시장치, 전극, 액정, 전기장-
公开(公告)号：KR1020080008703A
公开(公告)日：2008-01-24
申请号：KR1020060068264
申请日：2006-07-21
Applicant: 삼성전자주식회사
IPC: G02F1/1345
CPC classification number: G02F1/13458 , G02F1/1362
Abstract: An array substrate, a display panel having the same and a manufacturing method thereof are provided to cover a step groove by an erosion prevention pad, thereby forming a pad electrode member with a hard structure. A signal line is formed on a base substrate(110). A switching device is electrically connected with the signal line. An inorganic insulating layer(120) is formed on the base substrate to cover the signal line and the switching device. An organic insulating layer(130) is formed on the inorganic insulating layer. A pixel electrode is formed on the organic insulating layer and electrically connected with the switching device. An erosion preventive pad is electrically connected with an end of the signal line and covers a step groove(HLG) formed at the organic insulating layer. The bottom surface of the step groove contacting the erosion preventive pad has a prominence and depression shape.
Abstract translation: 提供阵列基板，具有该阵列基板的显示面板及其制造方法，以通过防侵蚀垫覆盖台阶槽，从而形成具有硬结构的焊盘电极部件。 信号线形成在基底基板（110）上。 开关装置与信号线电连接。 在基底基板上形成无机绝缘层（120）以覆盖信号线和开关装置。 在无机绝缘层上形成有机绝缘层（130）。 像素电极形成在有机绝缘层上并与开关器件电连接。 防侵蚀垫与信号线的端部电连接并覆盖形成在有机绝缘层上的台阶槽（HLG）。 与防侵蚀垫接触的阶梯槽的底面具有突出和凹陷的形状。
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Patent Agency Ranking
公开(公告)号：KR1020070008156A
公开(公告)日：2007-01-17
申请号：KR1020050063181
申请日：2005-07-13
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C11/22 , G11C11/2275 , G11C7/08 , G11C7/1096 , G11C7/18 , G11C7/222 , G11C8/14 , G11C11/221
Abstract: A ferroelectric memory device and a writing period control method thereof are provided to perform stable data writing, by variably controlling the writing period of data according to cycle time in response to an external clock signal and a sense amplifier enable signal or by controlling the writing period only with the external clock signal. In a ferroelectric memory device, a memory cell comprises one access transistor and one ferroelectric capacitor. A writing control circuit controls a first writing period(t1) to write data of a first logic state into the memory cell, and a second writing period(t2) to write data of a second logic state into the memory cell, in response to an external clock signal. The change time from the first writing period to the second writing period is a half period elapse time of the external clock signal.
Abstract translation: 提供铁电存储器件及其写入周期控制方法，通过响应于外部时钟信号和读出放大器使能信号或通过控制写入周期可变地控制数据根据周期时间的写入周期来执行稳定的数据写入 只有外部时钟信号。 在铁电存储器件中，存储单元包括一个存取晶体管和一个铁电电容器。 写入控制电路控制第一写入周期（t1）以将第一逻辑状态的数据写入存储单元，以及第二写入周期（t2），以响应于第二写入周期（t2）将第二逻辑状态的数据写入存储单元 外部时钟信号。 从第一写入周期到第二写入周期的改变时间是外部时钟信号的半周期时间。
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公开(公告)号：KR1020060120893A
公开(公告)日：2006-11-28
申请号：KR1020050043129
申请日：2005-05-23
Applicant: 삼성전자주식회사
IPC: G02F1/13
CPC classification number: G02F1/1309 , G02F1/1335
Abstract: A panel testing equipment is provided to enhance the transmittance of light, thereby improving the performance of testing display defect of a display panel, by forming a polarizing plate supporter to have an opening through which the light passes. A backlight unit(100) supplies light to a display panel(10). A signal applying unit(200) applies a test signal to the display panel. A first polarizing plate(300) is disposed between the backlight unit and the display panel, and polarizes the light in a first direction. A test body(400) receives the display panel, the backlight unit, the signal applying unit, and the first polarizing unit. The test body has a first opening(410) through which the light passes. A second polarizing plate(500) is disposed at the outside of the test body, and polarizes the light in a second direction. A polarizing plate supporter(600) supports the second polarizing plate. The polarizing plate supporter has a second opening(610) through which the light passes.
Abstract translation: 提供面板测试设备以增强光的透射率，从而通过形成具有光通过的开口的偏振板支撑件来提高显示面板的显示缺陷的性能。 背光单元（100）将光提供给显示面板（10）。 信号施加单元（200）向显示面板施加测试信号。 第一偏振板（300）设置在背光单元和显示面板之间，并使光沿第一方向偏振。 测试体（400）接收显示面板，背光单元，信号施加单元和第一偏振单元。 测试体具有光通过的第一开口（410）。 第二偏振板（500）设置在测试体的外侧，并使光沿第二方向偏振。 偏振片支撑件（600）支撑第二偏振片。 偏振片支撑件具有光通过的第二开口（610）。
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公开(公告)号：KR100631923B1
公开(公告)日：2006-10-04
申请号：KR1020040081168
申请日：2004-10-12
Applicant: 삼성전자주식회사
CPC classification number: G11C11/22 , G11C7/06 , G11C7/14 , G11C2207/2227
Abstract: 본 발명은 안정된 레퍼런스전압을 공급시켜 반도체 소자의 신뢰성을 개선하기 위한 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의 구동방법에 관한 것으로, 본 발명에 따른 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치는, 강유전체 커패시터와 액세스 트랜지스터를 포함하여 구성되는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 상기 액세스 트랜지스터를 제어하는 레퍼런스 워드라인과; 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일 단자에 연결되는 레퍼런스 플레이트 라인과; 상기 레퍼런스 셀의 데이터에 상응하는 레퍼런스 전압이 여기되는 비트라인과; 액티브 모드에서는 상기 강유전체 커패시터의 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 상기 레퍼런스 셀에 저장한 후 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장하여 동작모드에 따라 상기 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비한다.
레퍼런스 전압, 레퍼런스 셀, 임프린트, 강유전체-
公开(公告)号：KR1020060079929A
公开(公告)日：2006-07-07
申请号：KR1020050000339
申请日：2005-01-04
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C11/22 , G11C11/2273 , G11C5/14 , G11C7/08 , G11C7/1069 , G11C11/2297
Abstract: A ferroelectric random access memory (FRAM) device and a driving method thereof are provided that reduce data loss in an operation of the FRAM device. A power supply supplies a power source to the memory device. A power detection circuit detects a voltage level of the power supply and generates a detection signal when the power source has an off state. In an internal chip enable (ICE) signal generation circuit, an ICE signal is disabled to stop operation of the memory device when the ICE signal is enabled and the detection signal is applied at a first time point, and an enabled state of the ICE signal is maintained when the detection signal is applied at a second time point, wherein the operation of the FRAM device continues by control signals generated from the ICE signal.
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公开(公告)号：KR1020060066849A
公开(公告)日：2006-06-19
申请号：KR1020040105343
申请日：2004-12-14
Applicant: 삼성전자주식회사
IPC: G11C11/22
Abstract: A drive circuit of a FRAM (Ferroelectric Random Access Memory) includes an address buffer circuit that buffers an applied external address signal and generates an internal address signal, and detects a transition of the internal address signal and generates address transition detection signals for respective internal address signals. The FRAM includes a composite pulse signal generating circuit which limits a subsequent generation of a composite pulse signal for a delay interval provided after a generation of a previous composite pulse signal, in generating the second composite pulse signal obtained by totaling the respective address transition detection signals. The FRAM includes an internal chip enable buffer circuit which generates an internal chip enable signal to generate an internal control signal, in response to the composite pulse signal.
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