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公开(公告)号：KR102234799B1
公开(公告)日：2021-04-02
申请号：KR1020140106108A
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/788
Abstract: 본 발명은 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 절연막이 일체로서 이웃하는 게이트 전극들을 지지해 주기 때문에, 적층된 구조체의 구조적 안정성이 개선될 수 있다. 또한, 상기 게이트 전극들의 패턴 변형 및 저항 증가와 같은 문제가 개선될 수 있다. 나아가, 공통 소오스 라인들이 기판과 이격되어 도전성 패턴들로 형성될 수 있으므로, 상기 공통 소오스 라인들 내부의 심(seam)과 같은 불량 발생이 개선될 수 있다.
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公开(公告)号：KR1020150106223A
公开(公告)日：2015-09-21
申请号：KR1020140028462
申请日：2014-03-11
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/027
CPC classification number: G06F17/5072 , G03F1/00 , G06F17/5081 , H01L21/823437 , H01L21/823456 , H01L27/0207 , H01L27/088 , H01L29/0653
Abstract: 본 발명은 반도체 장치의 레이아웃 방법 및 이를 이용하여 제조된 반도체 장치를 제공한다. 이 방법에서는 실제 제조 공정에서 넓게 형성될 것으로 예상되는 최외곽 활성 영역의 게이트 전극용 주패턴에 보조 패턴들을 배치시킨다.
Abstract translation: 本发明提供一种半导体器件的布局方法和使用该半导体器件制造的半导体器件。 在该方法中，辅助图案被布置在预期在实际制造过程中广泛形成的最外侧有源区的栅电极的主图案上。
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公开(公告)号：KR1020010064595A
公开(公告)日：2001-07-09
申请号：KR1019990064822
申请日：1999-12-29
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: A manufacturing method of flash memory device is provided to reduce process loading by avoiding a sacrificial polysilicon layer from being coated on a silicon nitride film functioning as an etching mask. CONSTITUTION: A lower polysilicon layer(13) is layered on a semiconductor substrate(10), and then an element isolating insulation film(11) and a floating gate lower pattern are formed through shallow trench isolation. An upper polysilicon layer(13) and a silicon nitride film are formed on the substrate(10), and portions of the silicon nitride film and the upper polysilicon film(15) are etched through patterning. Silicon nitride film spacers are formed in vertical portions. The remaining portion of the upper polysilicon layer is etched. The remaining silicon nitride film is removed, and a dielectric film(81) a silicon oxide film is formed on the whole surface of the substrate.
Abstract translation: 目的：提供闪存器件的制造方法，以通过避免牺牲多晶硅层涂覆在用作蚀刻掩模的氮化硅膜上来减少工艺负载。 构成：在半导体衬底（10）上层叠下部多晶硅层（13），然后通过浅沟槽隔离形成元件隔离绝缘膜（11）和浮动栅极下部图案。 在基板（10）上形成上多晶硅层（13）和氮化硅膜，通过图案化蚀刻氮化硅膜和上多晶硅膜（15）的部分。 氮化硅膜间隔物垂直地形成。 蚀刻上部多晶硅层的剩余部分。 除去剩余的氮化硅膜，在基板的整个表面上形成电介质膜（81），氧化硅膜。
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公开(公告)号：KR1020000001948A
公开(公告)日：2000-01-15
申请号：KR1019980022435
申请日：1998-06-15
Applicant: 삼성전자주식회사
Inventor： 이헌국
IPC: H01L21/28
Abstract: PURPOSE: A semiconductor device is provided to prevent a crack taking place at the junction of the lower part of the metal wiring and the joint of the walls on both side when a passivation is made. CONSTITUTION: The semiconductor is produced in the process of; forming a metal layer for wiring on the semiconductor substrate on which multiple films are formed; forming an insulation layer on the semiconductor substrate; etching the insulation layer and forming spacers on both sides of the metal layer; forming passivation layers(130) on the metal layer and the semiconductor substrate(100).
Abstract translation: 目的：提供一种半导体器件，以防止在制造钝化时在金属布线的下部和两侧壁的接头处的接合处发生裂纹。 规定：半导体生产过程中; 在形成有多个膜的半导体基板上形成用于布线的金属层; 在所述半导体衬底上形成绝缘层; 蚀刻绝缘层并在金属层的两侧形成间隔物; 在所述金属层和所述半导体衬底（100）上形成钝化层（130）。
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公开(公告)号：KR102234799B1
公开(公告)日：2021-04-02
申请号：KR1020140106108
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/788
Abstract: 본발명은 3차원으로배열된메모리셀들을갖는 3차원반도체메모리장치에관한것으로, 보다상세하게는절연막이일체로서이웃하는게이트전극들을지지해주기때문에, 적층된구조체의구조적안정성이개선될수 있다. 또한, 상기게이트전극들의패턴변형및 저항증가와같은문제가개선될수 있다. 나아가, 공통소오스라인들이기판과이격되어도전성패턴들로형성될수 있으므로, 상기공통소오스라인들내부의심(seam)과같은불량발생이개선될수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020170017357A
公开(公告)日：2017-02-15
申请号：KR1020150111161
申请日：2015-08-06
Applicant: 삼성전자주식회사
Inventor： 이헌국
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L28/00
Abstract: 반도체장치가개시된다. 반도체장치는기판상에배치되는전극및 전극을관통하는복수의수직패턴들을포함하고, 수직패턴들은마름모꼴로로배치된제 1 수직패턴들및 비마름모꼴로배치된제 2 수직패턴들을포함한다.
Abstract translation: 公开了一种半导体器件。 半导体器件包括设置在基板上的电极和穿过电极的多个垂直图案。 垂直图案包括布置成形成菱形的第一垂直图案和布置成形成非规则梯形或菱形的第二垂直图案。
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公开(公告)号：KR1020020073984A
公开(公告)日：2002-09-28
申请号：KR1020010014016
申请日：2001-03-19
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A gate electrode formation method and a gate electrode structure are provided to prevent generation of parasitic transistor at edge portions of an active region. CONSTITUTION: An isolation region(202) for defining an active region(204) is formed on a semiconductor substrate(200). A first gate oxide is formed on the active region(204). An etch mask is formed to cover the surface of the first gate oxide formed at edge portions of the active region. Then, the exposed first gate oxide is selectively etched, thereby simultaneously forming a thick gate oxide(206a) and a thin gate oxide(206b). At this time, the thick gate oxide(206a) is formed at edge portions of the active region(204). A gate line(208) is then formed.
Abstract translation: 目的：提供栅电极形成方法和栅电极结构，以防止在有源区的边缘部分产生寄生晶体管。 构成：用于限定有源区（204）的隔离区（202）形成在半导体衬底（200）上。 在有源区（204）上形成第一栅极氧化物。 形成蚀刻掩模以覆盖形成在有源区的边缘部分处的第一栅极氧化物的表面。 然后，选择性地蚀刻暴露的第一栅极氧化物，从而同时形成厚栅极氧化物（206a）和薄栅极氧化物（206b）。 此时，厚栅氧化层（206a）形成在有源区（204）的边缘部分。 然后形成栅极线（208）。
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公开(公告)号：KR1020170080926A
公开(公告)日：2017-07-11
申请号：KR1020150190831
申请日：2015-12-31
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/1052 , H01L23/5283 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/7827
Abstract: 본발명의실시예에따른반도체메모리소자는기판상에적층된워드라인들및 수평적으로서로이격된제 1 및제 2 스트링선택라인들을포함하는적층구조체들, 상기적층구조체들을관통하는수직기둥들, 제 1 방향으로연장하며, 상기제 1 방향에교차하는제 2 방향을따라반복적으로배열되는제 1 및제 2 비트라인들을포함하되, 상기수직기둥들각각은, 평면적관점에서, 상기제 2 방향으로인접하는적어도두 개의상기제 1 비트라인들과상기적어도두 개의제 1 비트라인들사이에배치되는적어도하나의상기제 1 비트라인과중첩되고, 상기제 2 방향으로따라배열된상기수직기둥들각각의중심으로부터상기제 1 비트라인들중 어느하나사이의최소거리는상기수직기둥의상기중심으로부터상기제 1 비트라인들중 다른하나사이의최소거리와다를수 있다.
Abstract translation: 根据本发明的一个实施例半导体存储器件包括一个层压结构，包括字线和平行于彼此分离沉积在衬底上的第一mitje第二串选择线，通过延伸的垂直柱，所述层叠结构， 在第一方向上延伸，并包括：第一mitje第二位线被重复地沿着第二方向交叉的第一方向排列，每个垂直列的，在视二维点，彼此相邻的在第二方向上 并且布置在所述至少两条第一位线和沿所述第二方向布置的所述至少两条第一位线之间的至少一条第一位线， 第一位线中的任一个与中心之间的最小距离可以不同于垂直列的中心与第一位线中的另一个之间的最小距离。
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公开(公告)号：KR1020010064598A
公开(公告)日：2001-07-09
申请号：KR1019990064826
申请日：1999-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A method for manufacturing a field insulation layer of a flash memory device is provided to prevent a defect of a semiconductor device, by oxidizing a sidewall of a conductive layer pattern for forming a lower layer of a floating gate to make a reverse slope when the sidewall is oxidized, and by forming a floating gate bridge between cells in a subsequent process. CONSTITUTION: A conductive layer and a silicon nitride layer for forming a portion of a floating gate are sequentially stacked on a substrate(10) having a gate insulation layer(11). A portion for a field insulation layer is eliminated to form a silicon nitride layer pattern(15) by a patterning process. The conductive layer is etched by using the silicon nitride layer pattern as an etching mask. A silicon nitride layer pattern is stacked, and a spacer(21) is formed by an anisotropic etching process. The substrate is etched to form a trench(30) by using the silicon nitride layer pattern and the spacer as an etching mask. An oxide layer is formed on an inner wall of the trench through a thermal oxidation process. A silicon nitride layer lining is formed. A chemical vapor deposition(CVD) oxide layer is deposited on the entire surface to bury the trench. The CVD oxide layer on the silicon nitride layer is eliminated by a chemical mechanical polishing(CMP) process. The silicon nitride layer pattern and the spacer are removed by a wet etching process.
Abstract translation: 目的：提供一种用于制造闪存器件的场绝缘层的方法，用于通过氧化用于形成浮栅的下层的导电层图案的侧壁来形成半斜坡，以防止半导体器件的缺陷 侧壁被氧化，并且通过在后续工艺中在电池之间形成浮栅。 构成：用于形成浮栅的一部分的导电层和氮化硅层顺序层叠在具有栅极绝缘层（11）的基板（10）上。 去除用于场绝缘层的部分，以通过图案化工艺形成氮化硅层图案（15）。 通过使用氮化硅层图案作为蚀刻掩模来蚀刻导电层。 层叠氮化硅层图案，通过各向异性蚀刻工艺形成间隔物（21）。 通过使用氮化硅层图案和间隔物作为蚀刻掩模来蚀刻衬底以形成沟槽（30）。 通过热氧化工艺在沟槽的内壁上形成氧化物层。 形成氮化硅层衬里。 化学气相沉积（CVD）氧化物层沉积在整个表面上以埋入沟槽。 通过化学机械抛光（CMP）工艺消除氮化硅层上的CVD氧化物层。 通过湿蚀刻工艺去除氮化硅层图案和间隔物。
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公开(公告)号：KR1020160021376A
公开(公告)日：2016-02-25
申请号：KR1020140106108
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/788
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L27/11551 , H01L27/11597
Abstract: 본발명은 3차원으로배열된메모리셀들을갖는 3차원반도체메모리장치에관한것으로, 보다상세하게는절연막이일체로서이웃하는게이트전극들을지지해주기때문에, 적층된구조체의구조적안정성이개선될수 있다. 또한, 상기게이트전극들의패턴변형및 저항증가와같은문제가개선될수 있다. 나아가, 공통소오스라인들이기판과이격되어도전성패턴들로형성될수 있으므로, 상기공통소오스라인들내부의심(seam)과같은불량발생이개선될수 있다.
Abstract translation: 本发明涉及具有以三维结构排列的存储单元的三维半导体存储器件。 更具体地，由于绝缘层一体地支撑相邻的栅电极，所以可以提高层叠结构的结构稳定性。 此外，可以解决诸如栅电极的图案变形和电阻增加的问题。 此外，由于公共源极线与要形成为导电图案的衬底分离，所以可以改善诸如公共源极线的内部接缝之类的错误的产生。
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