公开(公告)号：KR1020170036878A

公开(公告)日：2017-04-03

申请号：KR1020150132517

申请日：2015-09-18

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  이헌규 ,  강신환 ,  박영우

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565

Abstract: 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는기판상에수직적으로적층된전극들을포함하는적층구조체; 상기적층구조체와상기기판사이에개재된하부절연패턴들로서, 상기하부절연패턴들은상기적층구조체의양 측벽들에인접하도록서로이격되어배치되는것; 상기적층구조체를관통하여상기기판과연결되는복수개의채널구조체들; 및상기적층구조체와상기채널구조체들사이에서상기전극들중에서최하층의전극과상기기판사이로연장되는데이터저장패턴을포함한다.

Abstract translation: 提供了一种三维半导体存储器件。 一种三维半导体存储器件包括：在衬底上包括垂直堆叠的电极的堆叠结构; 夹在层叠结构和基板之间的下绝缘图案，其中下层绝缘图案彼此间隔开以邻近层叠结构的两个侧壁; 通过堆叠结构连接到基板的多个沟道结构; 数据存储图案在电极中的层压结构和沟道结构之间以及最下层电极和衬底之间延伸。

公开(公告)号：KR100851856B1

公开(公告)日：2008-08-13

申请号：KR1020060125735

申请日：2006-12-11

Applicant: 삼성전자주식회사

Inventor： 이봉용 ,  이헌규 ,  김광수 ,  권상열

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C29/808 ,  G11C29/846

Abstract: 반도체 메모리 장치 및 그 리페어 방법이 제공된다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 메인 비트라인들을 포함하는 메인 셀 어레이 영역, 상기 메인 셀 어레이 영역의 일측에 제1 리던던시 비트라인을 포함하는 제1 리던던시 셀 어레이 영역과 제1 더미 비트라인들을 포함하는 제1 더미 셀 어레이 영역, 및 상기 메인 셀 어레이 영역의 타측에 제2 리던던시 비트라인을 포함하는 제2 리던던시 셀 어레이 영역과 제2 더미 비트라인들을 포함하는 제2 더미 셀 어레이 영역을 포함하며, 상기 제1 및 제2 리던던시 셀 어레이 영역들은 각각 상기 제1 및 제2 더미 셀 어레이 영역들보다 상기 메인 셀 어레이 영역에 가깝게 배치된다.
리던던시 비트라인, 더미 비트라인, 리페어

公开(公告)号：KR1020040050967A

公开(公告)日：2004-06-18

申请号：KR1020020078773

申请日：2002-12-11

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  송윤흡 ,  조명관

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a dual trench of a flash memory device is provided to conserve the isolation characteristics of a peripheral region and reduce the surface area of a peripheral region trench by forming trenches having different depths according to a cell region and the peripheral region. CONSTITUTION: A semiconductor substrate(200) is defined with a cell region(A) and a peripheral region(B). A cell region trench(208) and a peripheral region trench pattern are simultaneously formed by selectively removing the semiconductor substrate. At this time, the trenches have the same depth. A protecting layer is coated on the cell region. Then, a peripheral region trench(211) having the second depth is formed by carrying out an etching process using the protecting layer as an etching mask. A predetermined insulating layer is deposited on the resultant structure for filling the trenches.

Abstract translation: 目的：提供一种用于形成闪存器件的双沟槽的方法，以节省周边区域的隔离特性，并且通过根据单元区域和周边区域形成具有不同深度的沟槽来减小外围区域沟槽的表面积 。 构成：半导体衬底（200）被限定有单元区域（A）和外围区域（B）。 通过选择性地去除半导体衬底，同时形成单元区域沟槽（208）和外围区域沟槽图案。 这时，沟渠的深度也相同。 保护层涂覆在细胞区域上。 然后，通过使用保护层作为蚀刻掩模进行蚀刻工艺来形成具有第二深度的外围区域沟槽（211）。 在所得结构上沉积预定的绝缘层以填充沟槽。

公开(公告)号：KR1019980065936A

公开(公告)日：1998-10-15

申请号：KR1019970001171

申请日：1997-01-16

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  김건수

IPC: H01L21/33

Abstract: 본 발명은 고전압용 트랜지스터에 관한 것으로, 플래쉬 메모리에서 사용하고 있는 고전압 트랜지스터의 펀치스루우 전압(Punchthrough voltage) 마아진(margin)을 확보하면서도 스케일링 다운할 수 있고 고속에 맞게 포화드레인 전류를 증가시킬 수 있는 고전압용 트랜지스터를 구현한 것이다. 본 발명의 요지는 고전압용 트랜지스터에 있어서, 제1도전형 기판과, 활성 영역들간을 분리시키기 위한 필드영역과, 제1도전형 기판의 활성 영역상에 형성되는 게이트 전극과, 상기 활성 영역에 상기 게이트 전극 측벽에 형성되는 스페이서 산화막과, 상기 스페이서 산화막을 마스크로 하여 제2도전형의 제1불순물을 주입하여 형성되는 제1도전영역과, 상기 필드영역과 상기 필드영역에서 일정거리 안쪽의 활성 영역을 상기 제1도전영역이외의 영역에 소정 깊이로 제2도전형의 제2불순물을 이온주입하여 형성되는 제2도전영역을 가짐을 특징으로 한다.

公开(公告)号：KR100343137B1

公开(公告)日：2002-07-05

申请号：KR1019990012025

申请日：1999-04-07

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  김종한 ,  최정혁

IPC: H01L27/115

Abstract: 불휘발성메모리장치및 그제조방법에관해개시되어있다. 셀영역에형성되어터널링산화막으로사용되는게이트절연막을질화된산화막으로형성하되, 주변회로영역에형성되는트랜지스터의게이트절연막을이보다먼저형성하여셀 영역에질화된산화막으로게이트절연막을형성시주변회로영역의게이트산화막을옥시나이트라이드막등으로전환시킨다. 이와같은방법으로셀 영역에질화된산화막을형성하면주변회로부에형성되는트랜지스터를특성저하없이형성할수 있다. 또한, 주변회로영역에서게이트절연막을정상적으로성장시킬수 있고, 기판과게이트절연막의본딩이약화되는것과전하의트랩핑사이트(trapping sites) 및게이트절연막사이의불균일성장이증가되는것을방지할수 있다.

公开(公告)号：KR1020080094249A

公开(公告)日：2008-10-23

申请号：KR1020070038419

申请日：2007-04-19

Applicant: 삼성전자주식회사

Inventor： 김광수 ,  이헌규 ,  김재훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/3213 ,  H01L21/76838 ,  H01L27/2463

Abstract: A method for fabricating a non-volatile memory device is provided to metalize all of the upper surfaces of a control gate electrode and a peripheral gate electrode by preventing a hard mask pattern from being left. A cell region(C) and a peripheral region(P) are defined in a semiconductor substrate(100). An isolation layer is formed which confines a plurality of first active regions(101) in the cell region and a second active region(151) in the peripheral region. A conductive layer and a hard mask layer are formed on the semiconductor substrate. The hard mask layer and the conductive layer are patterned to form a plurality of parallel wordlines(112) that cross the first active regions and divide the first active regions into source and drain regions. The isolation layer between the source regions, the hard mask layer on the wordline, and the hard mask layer in the peripheral region are eliminated. The conductive layer in the peripheral region is patterned to form a peripheral gate pattern. The isolation layer and the hard mask layer can be made of a material having etch selectivity with respect to the conductive layer pattern and the semiconductor substrate.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，用于通过防止硬掩模图案残留来对控制栅电极和外围栅电极的所有上表面进行金属化。 在半导体衬底（100）中限定单元区域（C）和周边区域（P）。 形成隔离层，其将多个第一有源区域（101）限定在单元区域中，并且在周边区域中限定第二有源区域（151）。 在半导体衬底上形成导电层和硬掩模层。 图案化硬掩模层和导电层以形成跨越第一有源区并将第一有源区分成源极和漏极区的多个平行字线（112）。 消除了源区域之间的隔离层，字线上的硬掩模层和外围区域中的硬掩模层。 外围区域中的导电层被图案化以形成外围栅极图案。 隔离层和硬掩模层可由具有相对于导电层图案和半导体衬底的蚀刻选择性的材料制成。

公开(公告)号：KR100726359B1

公开(公告)日：2007-06-11

申请号：KR1020060055061

申请日：2006-06-19

Applicant: 삼성전자주식회사

Inventor： 심상필 ,  김광수 ,  박찬광 ,  이헌규

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/336

Abstract: 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치를 제공한다. 이 방법은 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하는 것을 특징으로 한다. 이로써 DOF(Depth of Focus) 마진을 확보하기가 용이하여 리세스된 채널을 정확하게 형성할 수 있어 쇼트 채널에 따른 문제를 방지할 수 있다.
리세스된 채널, 비휘발성 메모리 장치

公开(公告)号：KR1020070047202A

公开(公告)日：2007-05-04

申请号：KR1020060055061

申请日：2006-06-19

Applicant: 삼성전자주식회사

Inventor： 심상필 ,  김광수 ,  박찬광 ,  이헌규

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L21/76229 ,  H01L21/76838 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/66477

Abstract: 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치를 제공한다. 이 방법은 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하는 것을 특징으로 한다. 이로써 DOF(Depth of Focus) 마진을 확보하기가 용이하여 리세스된 채널을 정확하게 형성할 수 있어 쇼트 채널에 따른 문제를 방지할 수 있다.
리세스된 채널, 비휘발성 메모리 장치

公开(公告)号：KR1019990018643A

公开(公告)日：1999-03-15

申请号：KR1019970041865

申请日：1997-08-28

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  최정혁

IPC: H01L27/115

Abstract: 불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역들을 형성한다. 상기 반도체 기판의 상부에 게이트 절연막 및 플로팅 게이트용 제1 도전층을 차례로 형성한다. 상기 액티브 영역 중 제1 도전형의 액티브 영역으로 형성될 부위에만 제1 도전형의 불순물을 이온주입하여 제1 도전형의 기판 콘택용 액티브 영역을 형성한다. 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트용 제2 도전층을 차례로 형성한다. 사진식각 공정으로 상기 제2 도전층, 층간 유전막 및 제1 도전층을 식각하여 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성한다. 상기 제1 도전형의 기판 콘택용 액티브 영역을 마스킹한 후, 노출된 기판의 표면에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 소오스/드레인 영역을 형성한다. 종래 방법에 비해 별도의 마스크를 추가하지 않고 p
+ 형 기판 콘택을 형성할 수 있으므로, NOR형 플래쉬 메모리 셀에 벌크 바이어스를 원할히 잡을 수 있다.

公开(公告)号：KR100275735B1

公开(公告)日：2000-12-15

申请号：KR1019980028037

申请日：1998-07-11

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  최정혁

IPC: H01L21/8247

Abstract: 본 발명은 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부와, 상기 셀 어레이부의 주변에 상기 실리콘 기판을 노출하는 액티브 콘택 영역 및 게이트를 노출하는 게이트 콘택 영역을 갖는 주변회로부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성한다. 본 발명의 셀 어레이부의 비트라인 콘택 영역은 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 따로 따로 형성함으로써 식각 손실없이 안정되게 콘택 영역들을 형성할 수 있다.