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公开(公告)号：KR1020090112452A
公开(公告)日：2009-10-28
申请号：KR1020080038357
申请日：2008-04-24
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/28273 , H01L21/0226 , H01L21/28141 , H01L21/3213 , H01L21/76224
Abstract: PURPOSE: A formation method of a non-volatile memory device is provided to secure the uniform distance between the active areas and the control gate by decreasing the interference between the adjacent floating gates of the volatile memory device. CONSTITUTION: A formation method of a non-volatile memory device is as follows. An active areas defined by an element isolation layer(120) on a substrate(100) are formed. The first gate patterns(110) are formed on the active areas. The first insulating layers are formed by oxidizing the edges of first gate patterns. The second insulating layers are formed on the element isolation layer and the first gate patterns in conformal. The gap-fill dielectric layer is formed on the second insulating layers. The recess region is formed in the element isolation layer by etching the gap-fill dielectric layer, the second insulating layer and the first insulating layers.
Abstract translation: 目的：提供一种非易失性存储器件的形成方法，以通过减小易失性存储器件的相邻浮动栅极之间的干扰来确保有源区域和控制栅极之间的均匀距离。 构成：非易失性存储器件的形成方法如下。 形成由衬底（100）上的元件隔离层（120）限定的有源区域。 第一栅极图案（110）形成在有源区域上。 第一绝缘层通过氧化第一栅极图案的边缘而形成。 第二绝缘层形成在元件隔离层上，第一栅极图案以共形形式形成。 间隙填充介电层形成在第二绝缘层上。 通过蚀刻间隙填充介电层，第二绝缘层和第一绝缘层，在元件隔离层中形成凹部。
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公开(公告)号：KR100697296B1
公开(公告)日：2007-03-20
申请号：KR1020060072312
申请日：2006-07-31
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이를 제공한다. 이 셀 어레이는 반도체 기판에 형성된 소자 분리막과, 소자분리막에 의해 한정되어 일정한 피치로 형성된 복수개의 활성영역을 가진다. 복수개의 워드라인이 활성영역들의 상부를 행 방향으로 가로지르고, 공통 소오스 라인이 각 워드라인 쌍의 두 워드라인 사이의 활성영역들을 전기적으로 연결한다. 복수개의 드레인 영역이 상기 워드라인 쌍들 사이의 복수개의 활성영역들에 각각 형성된다.
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公开(公告)号：KR1020090034168A
公开(公告)日：2009-04-07
申请号：KR1020070099406
申请日：2007-10-02
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L21/76232 , H01L27/11521 , H01L21/0223 , H01L21/3213
Abstract: A semiconductor device and manufacturing method thereof are provided to prevent the interference between the neighboring floating gates by forming the oxide pattern different having different etch selectivity through re-oxidation. Provided is the substrate(100) including the first insulating layer and conductive patterns. The first oxide film is formed in the surface of conductive patterns through the oxidation process. The second oxide film is formed between conductive patterns. The recess process is performed on the first oxide film and the second oxide film. The first oxide pattern(146) and the second oxide pattern(156) are formed on the device isolation pattern. The second insulating layer(160) and conductive film(170) are formed on the conductive patterns, the first oxide pattern and the second oxide pattern.
Abstract translation: 提供了一种半导体器件及其制造方法，以通过再氧化形成具有不同蚀刻选择性的不同的氧化物图案来防止相邻浮栅之间的干涉。 提供了包括第一绝缘层和导电图案的基板（100）。 第一氧化膜通过氧化工艺形成在导电图案的表面上。 第二氧化膜形成在导电图案之间。 在第一氧化膜和第二氧化物膜上进行凹陷处理。 第一氧化物图案（146）和第二氧化物图案（156）形成在器件隔离图案上。 在导电图案，第一氧化物图案和第二氧化物图案上形成第二绝缘层（160）和导电膜（170）。
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公开(公告)号：KR100660545B1
公开(公告)日：2006-12-22
申请号：KR1020050106902
申请日：2005-11-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR1020050080321A
公开(公告)日：2005-08-12
申请号：KR1020040008395
申请日：2004-02-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/105 , H01L27/1052 , H01L27/115
Abstract: A cell array of a flash memory device includes extended source strapping regions. The cell array includes a device isolation layer and active regions. The device isolation layer is formed in a semiconductor substrate, and the active regions are defined by the device isolation layer. Word lines cross over the active regions, and a common source line electrically connects the active regions between two word lines of word line pairs. A source strapping region is defined between the two word lines of the word line pairs. The source strapping region crosses multiple active regions.
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Patent Agency Ranking
公开(公告)号：KR100796642B1
公开(公告)日：2008-01-22
申请号：KR1020060008673
申请日：2006-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/0688 , H01L21/8221
Abstract: 고집적 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 복수개의 비트라인들, 비트라인들 아래에 차례로 적층된 복수개의 반도체층들, 반도체층들 각각의 상부에 배치되는 복수개의 트랜지스터 구조체들을 구비한다. 이때, 트랜지스터 구조체들 각각은 게이트 라인들, 게이트 라인들 사이의 각 반도체층에 형성되는 소오스 영역들 및 드레인 영역들을 구비한다. 이에 더하여, 반도체층들 각각의 상부에는, 비트라인들에 수직한 방향에서 각 반도체층들에 형성된 소오스 영역들을 연결하는 국부 소오스 라인 구조체들이 배치된다. 각 반도체층들에 형성된 드레인 영역들 각각은 드레인 플러그 구조체들을 통해 비트라인들에 연결된다.
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公开(公告)号：KR1020070078453A
公开(公告)日：2007-08-01
申请号：KR1020060008673
申请日：2006-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/0688 , H01L21/8221 , H01L21/28273
Abstract: A highly integrated semiconductor device and its manufacturing method are provided to reduce the electric resistance between source regions and a global source line and to improve the operation speed by using a global source plug structure capable of connecting directly local source lines made of metal to the global source line. A plurality of semiconductor layers are sequentially stacked with each other under a plurality of bit lines(400). A plurality of transistor structures are arranged on the semiconductor layers, respectively. Each transistor structure composed of a gate line(160,260,360), and source and drain regions(170s,270s,170d,270d,370d) at both sides of the gate line in the semiconductor layer. Local source line structures are arranged on the semiconductor layers to connect vertically source regions to the bit lines. Drain plug structures are used for connecting drain regions to the bit lines. The bit lines and the local source line structures contain at least one metallic material. The local source line structures are connected to a global source line through one global source plug structure.
Abstract translation: 提供了一种高度集成的半导体器件及其制造方法，以减少源极区域和全局源极线之间的电阻，并且通过使用能够将本地金属制成的本地源极线直接连接到全球的全球源插头结构来提高操作速度 源线。 多个半导体层在多个位线（400）之下相互堆叠。 多个晶体管结构分别布置在半导体层上。 由栅极线（160,260,360）构成的每个晶体管结构以及半导体层中栅极线两侧的源极和漏极区域（170s，270s，170d，270d，370d）。 本地源极线结构布置在半导体层上以将垂直源极区域连接到位线。 排水塞结构用于将排水区域连接到位线。 位线和局部源极线结构包含至少一种金属材料。 本地源线结构通过一个全局源插头结构连接到全局源线。
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公开(公告)号：KR100726359B1
公开(公告)日：2007-06-11
申请号：KR1020060055061
申请日：2006-06-19
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L21/336
Abstract: 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치를 제공한다. 이 방법은 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하는 것을 특징으로 한다. 이로써 DOF(Depth of Focus) 마진을 확보하기가 용이하여 리세스된 채널을 정확하게 형성할 수 있어 쇼트 채널에 따른 문제를 방지할 수 있다.
리세스된 채널, 비휘발성 메모리 장치-
公开(公告)号：KR1020070047202A
公开(公告)日：2007-05-04
申请号：KR1020060055061
申请日：2006-06-19
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L21/336
CPC classification number: H01L21/76229 , H01L21/76838 , H01L27/11519 , H01L27/11521 , H01L29/66477
Abstract: 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치를 제공한다. 이 방법은 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하는 것을 특징으로 한다. 이로써 DOF(Depth of Focus) 마진을 확보하기가 용이하여 리세스된 채널을 정확하게 형성할 수 있어 쇼트 채널에 따른 문제를 방지할 수 있다.
리세스된 채널, 비휘발성 메모리 장치-
公开(公告)号：KR101386430B1
公开(公告)日：2014-04-21
申请号：KR1020070099406
申请日：2007-10-02
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L21/76232 , H01L27/11521
Abstract: 반도체 소자 및 그 제조방법이 개시된다. 상기 반도체 소자는 가장자리가 곡진 활성 영역을 포함하고, 상기 활성 영역 상의 게이트 절연막, 플로팅 게이트, 게이트 층간 유전막 및 컨트롤 게이트 라인을 포함하며, 서로 이웃한 플로팅 게이트들 사이에 오목한 상부면을 갖는 산화패턴을 포함할 수 있다. 상기 컨트롤 게이트는 상기 산화패턴에 의해 상기 활성 영역으로부터 충분한 거리만큼 이격될 수 있다. 상기 제조방법은 재산화 공정 단계를 포함하여, 곡진 가장자리를 갖는 활성 영역 및 오목한 상부면을 갖는 산화패턴을 포함하는 반도체 소자를 제공할 수 있다.
게이트 절연막, 재산화, 라디칼 산화, 활성 영역
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