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公开(公告)号：KR1020170142774A
公开(公告)日：2017-12-28
申请号：KR1020160076838
申请日：2016-06-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/28
CPC classification number: H01L27/11582 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/53271 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L29/04 , H01L29/16
Abstract: 본발명의기술적사상은수직형메모리소자의기판콘택구조를변경하여공정난이도가하향되면서도고집적화및 신뢰성이향상된수직형비휘발성메모리소자및 그제조방법을제공한다. 그수직형비휘발성메모리소자는메모리셀들을구성하는수직채널층이기판상에형성된하부배선패턴을통해기판과전기적으로연결되는구조를가짐으로써, 기존의 VNAND에서수행되는수직채널층을기판에연결하기위한 SEG(Selective Epitaxial Growth) 공정, 및채널홀 바닥면의게이트유전체층을식각하는공정이생략될수 있다. 따라서, 공정난이도하향에따른제조비용이감소하고고집적화및 신뢰성이향상된수직형비휘발성메모리소자를구현할수 있도록한다.
Abstract translation: 本发明的技术特征提供了一个过程，同时改变具有改进的可靠性和高集成向下垂直hyeongbi性存储装置及其制造的方法的垂直型存储装置的基板接触结构的难度。 垂直hyeongbi性存储装置是通过使用在其上形成下布线图案是构成存储单元的垂直沟道底板具有连接到基底上并电连接至所述垂直沟道层在常规VNAND基板被进行了结构 可以省略SEG（选择性外延生长）工艺以及蚀刻沟道孔底部的栅极电介质层的工艺。 因此，根据工艺难度的降低，制造成本降低，并且实现了具有改进的集成度和可靠性的垂直型易失性存储器件。
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公开(公告)号：KR1020170139390A
公开(公告)日：2017-12-19
申请号：KR1020160071890
申请日：2016-06-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/28 , H01L21/768
CPC classification number: H01L27/11556 , H01L27/11524 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 전기적특성이우수하고집적도가높은수직형메모리소자를구비한집적회로소자를제공한다. 본발명에따른집적회로소자는셀 어레이영역과워드라인콘택영역을가지는기판, 셀어레이영역에서워드라인콘택영역으로연장되고워드라인콘택영역에서각각의단부인콘택플러그랜딩부가계단형상을가지도록적층된복수의게이트전극층, 복수의게이트전극층각각의콘택플러그랜딩부를관통하는제1 지지홀을채우며콘택플러그랜딩부의하면으로부터하측으로연장되는절연성인복수의지지부, 및지지부상에배치되고복수의게이트전극층각각의콘택플러그랜딩부의상면과접하며콘택플러그랜딩부의상면으로부터상측으로연장되는복수의워드라인콘택플러그를포함한다.
Abstract translation: 提供具有高电特性和高集成度的垂直型存储器件的集成电路器件。 根据本发明的集成电路器件包括具有单元阵列区域和字线接触区域的衬底，在单元阵列区域中延伸到字线接触区域的衬底以及接触插塞接合部分， 多个支撑部分，所述多个支撑部分填充第一支撑孔，所述第一支撑孔穿过多个栅电极层中的每一个的接触插塞接合部分并从接触插塞接合部分的下表面向下延伸并设置在支撑部分上， 并且多个字线接触插塞从接触插塞着陆部分的顶表面延伸到每个接触插塞着陆部分的顶表面。
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公开(公告)号：KR1020170126139A
公开(公告)日：2017-11-17
申请号：KR1020160056153
申请日：2016-05-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/768
CPC classification number: H01L27/11582 , H01L27/0688 , H01L27/11565 , H01L27/11573 , H01L27/11575
Abstract: 수직형메모리장치는하부회로패턴, 메모리셀 블록, 및제1 콘택플러그를포함할수 있다. 상기하부회로패턴은기판상에형성될수 있다. 상기메모리셀 블록은상기하부회로패턴상에형성될수 있으며, 상기기판상면에수직한제1 방향을따라적층된복수의게이트전극들, 상기게이트전극들을관통하여상기제1 방향으로연장된채널, 및상기기판상면에평행한제2 방향으로연장된제1 공통소스라인(CSL)을포함할수 있다. 상기제1 콘택플러그는상기하부회로패턴및 상기제1 공통소스라인사이에형성되어이들에각각연결될수 있으며, 상기제1 공통소스라인에상기제1 방향으로오버랩될수 있다.
Abstract translation: 垂直存储器件可以包括下电路图案，存储单元块和第一接触插塞。 下电路图案可以形成在基板上。 存储单元块是延伸到所述底电路的信道，并在所述衬底上的图案的第一方向，多个的栅电极上形成的多个沉积沿垂直于所述上表面上，通过在第一方向上的所述栅电极，并 以及在平行于衬底的上表面的第二方向上延伸的第一公共源极线（CSL）。 第一接触插塞可以形成在下电路图案和第一公共源极线之间并连接到下电路图案和第一公共源极线，并且可以在第一方向上与第一公共源极线重叠。
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公开(公告)号：KR1020170036877A
公开(公告)日：2017-04-03
申请号：KR1020150132515
申请日：2015-09-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L23/5283 , H01L23/535 , H01L27/11524 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L27/11573
Abstract: 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는기판상에수직적으로적층된전극들을포함하는적층구조체; 상기전극들과결합하여 3차원적으로배열된복수개의메모리셀들을구성하는하나의채널구조체로서, 상기채널구조체는상기적층구조체를관통하는복수개의수직채널들및 더미수직채널들과, 상기적층구조체아래에서상기복수개의수직채널들및 상기더미수직채널들을수평적으로연결하는제 1 수평채널을포함하는것; 및상기채널구조체의상기제 1 수평채널의측벽과연결된제 1 도전형의제 2 수평채널; 및상기더미수직채널들상단에제 2 도전형의도전플러그들을포함한다.
Abstract translation: 提供了一种三维半导体存储器件。 一种三维半导体存储器件包括：在衬底上包括垂直堆叠的电极的堆叠结构; 其中，沟道结构包括多个垂直沟道和穿过堆叠结构的伪垂直沟道，以及布置在堆叠结构中的多个存储单元， 以及第一水平通道，水平地连接所述多个竖直通道和下面的虚拟竖直通道; 以及耦合到沟道结构的第一水平沟道的侧壁的第一导电类型的第二水平沟道; 第二导电类型的导电插头位于伪垂直通道的顶部。
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Patent Agency Ranking
公开(公告)号：KR1020170090045A
公开(公告)日：2017-08-07
申请号：KR1020160010401
申请日：2016-01-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L28/00 , H01L29/42344
Abstract: 수직형메모리장치는, 기판상면에수직한수직방향을따라서로이격된복수의층간절연패턴들, 층간절연패턴들사이에각각형성된복수의게이트전극들, 기판상에수직방향으로연장되어층간절연패턴들및 게이트전극들을관통하는채널, 및채널과게이트전극들사이에기판상면에평행한수평방향을따라순차적으로적층된터널절연패턴, 전하트래핑패턴구조물및 블로킹패턴을포함하는전하저장패턴구조물을구비할수 있다. 전하트래핑패턴구조물은게이트전극들중 제1 게이트전극들의측벽들에수평방향으로각각인접하면서수직방향을따라서로이격되도록복수개로형성되되, 복수의전하트래핑패턴들중에서제1 전하트래핑패턴은층간절연패턴들중 제1 층간절연패턴의측벽을따라수직방향으로연장될수 있다.
Abstract translation: 垂直型存储装置中，所述分离的多个垂直于衬底的图案的上表面上沿垂直方向间隔开的在层中的，在多个其中的每一个栅电极的延伸在所述绝缘图案之间形成，方向垂直于基板的层间绝缘图案 包括与通过所述栅电极延伸的通道，和一个信道和一个栅电极绝缘顺序地堆叠在隧道沿平行于水平方向上的图案之间的基片的上表面上，该电荷捕捉图案结构和电荷存储图案结构，包括一个阻挡图案 你可以。 电荷捕获图案结构是形成了多个号码，以便沿垂直方向间隔开的第一和每个相邻于栅极电极的侧壁的水平方向的栅电极，多个电荷俘获图案层间绝缘层的第一电荷捕捉模式 并且沿图案中的第一层间绝缘图案的侧壁在垂直方向上延伸。
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公开(公告)号：KR1020170036878A
公开(公告)日：2017-04-03
申请号：KR1020150132517
申请日：2015-09-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11519 , H01L27/11556 , H01L27/11565
Abstract: 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는기판상에수직적으로적층된전극들을포함하는적층구조체; 상기적층구조체와상기기판사이에개재된하부절연패턴들로서, 상기하부절연패턴들은상기적층구조체의양 측벽들에인접하도록서로이격되어배치되는것; 상기적층구조체를관통하여상기기판과연결되는복수개의채널구조체들; 및상기적층구조체와상기채널구조체들사이에서상기전극들중에서최하층의전극과상기기판사이로연장되는데이터저장패턴을포함한다.
Abstract translation: 提供了一种三维半导体存储器件。 一种三维半导体存储器件包括：在衬底上包括垂直堆叠的电极的堆叠结构; 夹在层叠结构和基板之间的下绝缘图案，其中下层绝缘图案彼此间隔开以邻近层叠结构的两个侧壁; 通过堆叠结构连接到基板的多个沟道结构; 数据存储图案在电极中的层压结构和沟道结构之间以及最下层电极和衬底之间延伸。
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公开(公告)号：KR1020170051842A
公开(公告)日：2017-05-12
申请号：KR1020150153269
申请日：2015-11-02
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L29/7889 , H01L29/7926
Abstract: 본발명은반도체메모리소자및 그제조방법에관한것으로, 더욱상세하게는기판상에, 상기기판의상면과수직한방향으로적층된워드라인들을포함하는게이트구조체, 상기워드라인들은서로이격되고; 상기기판과상기게이트구조체사이에개재된하부절연패턴; 상기게이트구조체와상기하부절연패턴을관통하는채널구조체; 상기채널구조체와상기워드라인들사이에각각개재된전하저장패턴들; 및상기채널구조체와상기하부절연패턴사이에개재된하부전하저장패턴을포함한다. 상기워드라인들사이, 및상기하부절연패턴과상기게이트구조체사이에각각리세스영역들이정의되고, 상기전하저장패턴들및 상기하부전하저장패턴은상기리세스영역들에의해서로이격된다.
Abstract translation: 本发明是一种半导体存储器件及其涉及制造方法，和的方法更具体地，涉及一基板，该栅极结构包括一个顶表面和堆叠在衬底上的垂直单向字线，字线被彼此间隔开; 介于基板和栅极结构之间的下绝缘图案; 穿过栅极结构和下绝缘图案的沟道结构; 介于沟道结构和字线之间的电荷存储模式; 并且在通道结构和下绝缘图案之间夹有较低的电荷存储图案。 在字线之间以及下绝缘图案和栅极结构之间限定凹陷区域，并且电荷存储图案和较低电荷存储图案由凹陷区域隔开。
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公开(公告)号：KR1020160049619A
公开(公告)日：2016-05-10
申请号：KR1020140146296
申请日：2014-10-27
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11575 , G11C5/025 , G11C16/0483 , G11C16/30 , H01L27/11517 , H01L27/11526 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L29/34 , H01L27/11514
Abstract: 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는반도체기판상에형성된주변로직회로들및 상기주변로직회로들을덮는하부매립절연막을포함하는주변로직구조체, 및상기주변로직구조체상에서로이격되어배치되는복수개의메모리블록들을포함하되, 상기메모리블록들각각은웰 플레이트전극, 상기웰 플레이트전극의상부면과접촉하는반도체층, 상기반도체층상에수직적으로적층된복수개의전극들을포함하는적층구조체, 및상기적층구조체를관통하여상기반도체층과연결되는복수개의수직구조체들을포함한다.
Abstract translation: 提供了具有提高的可靠性和集成度的三维半导体器件。 三维半导体器件包括外围逻辑结构，其包括形成在半导体衬底上的外围逻辑电路和覆盖外围逻辑电路的下部掩埋绝缘层，以及在周边逻辑结构上彼此分离的多个存储块 。 每个存储块包括阱板电极，接触阱板电极的上表面的半导体层，包括垂直堆叠在半导体层上的多个电极的堆叠结构和穿过堆叠的多个垂直结构 要连接到半导体层的结构。
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公开(公告)号：KR1020170115146A
公开(公告)日：2017-10-17
申请号：KR1020160041231
申请日：2016-04-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , G11C16/04 , G11C16/06
CPC classification number: H01L27/11582 , G11C5/063 , H01L23/528 , H01L27/11565 , H01L27/1157
Abstract: 본발명의실시예에따른반도체메모리장치는기판상에적층된워드라인들을포함하는적층구조체, 상기적층구조체를관통하는제 1 수직기둥들및 제 2 수직기둥들, 상기제 1 수직기둥들과중첩되게배치되는제 1 스트링선택라인및 상기제 2 수직기둥들과중첩되게배치되며, 상기제 1 스트링선택라인과제 1 방향으로이격된제 2 스트링선택라인을포함하되, 평면적관점에서, 상기제 1 수직기둥들중 하나와상기제 2 수직기둥들중 하나사이의최소이격거리는상기제 1 스트링선택라인및 상기제 2 스트링선택라인사이의이격거리보다작을수 있다.
Abstract translation: 根据本发明实施例的半导体存储器件包括：堆叠结构，包括堆叠在衬底上的字线，穿透堆叠结构的第一垂直列和第二垂直列，并且将第一垂直列 并且第二串选择线被布置为与第二垂直列重叠并且在平面图中与第一串选择线任务1间隔开， 第一垂直列之一与第二垂直列之一之间的最小间隔距离可以小于第一串选择线与第二串选择线之间的间隔距离。
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