公开(公告)号：KR101286238B1

公开(公告)日：2013-07-15

申请号：KR1020070077477

申请日：2007-08-01

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  최주선 ,  임수억

IPC: G06F13/14 ,  G06F11/08

CPC classification number: H03M13/091 ,  H03M13/6575

Abstract: 본 발명은 데이터 병렬화 수신기를 공개한다. 이 장치는 본 발명의 데이터 병렬화 수신기는 외부로부터 패킷 형태로 인가되는 직렬 데이터를 인가받아 샘플링하고 입력되는 순서에 따라 정렬시켜 병렬 데이터로 변환하여 출력하는 입력 신호 수신부, 병렬 데이터를 인가받아 입력되는 순서에 따라 그룹화하여 각 그룹별로 부분적 CRC 계산을 수행하여 복수개의 부분적 CRC 계산 결과를 순차적으로 출력하는 CRC 부분 계산부, 복수개의 부분적 CRC 계산 결과를 인가받아 조합하여 CRC 계산 데이터를 출력하는 CRC 부분 계산 병합부를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 명령어가 입력되는 순서에 따라 시간상 적응적으로 CRC 계산 데이터를 생성하여 CRC 데이터 오류 검출에 소요되는 시간을 단축함으로써 고속의 데이터 전송 속도가 요구되는 데이터 수신기의 성능을 개선할 수 있고, 병렬 처리되어질 입력 데이터의 크기가 증가할지라도 회로 설계상의 효율성을 증대시킬 수 있다.
병렬화 수신기, 데이터 오류의 정정, CRC 계산

公开(公告)号：KR1020090013402A

公开(公告)日：2009-02-05

申请号：KR1020070077477

申请日：2007-08-01

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  최주선 ,  임수억

IPC: G06F13/14 ,  G06F11/08

CPC classification number: H03M13/091 ,  H03M13/6575

Abstract: A data parallel receiver is provided to improve performance of data receiver in which high-speed data transfer rate is required by reducing the time to be required for CRC data error detecting through CRC computing data. An input signal receiver(10-1) samples and arranges serial data and converts the serial data into parallel data and outputs the parallel data. A CRC part calculation unit(50-1) groups the parallel data and performs part CRC calculation to each group and successively outputs a plurality of the part CRC computation results. A CRC part calculation merging unit(14-1) assembles a plurality of part CRC computation results and outputs CRC computing data. A clock generator(5) produces first clocks, a second clock, and a third clock. An instruction decoder unit(30) synchronizes a first bit row of the parallel data merge signal and produces a third bit row and merges and decodes a second bit row of the parallel data merge signal and outputs.

Abstract translation: 提供数据并行接收器，以通过减少通过CRC计算数据进行CRC数据错误检测所需的时间来提高数据接收机的性能，其中需要高速数据传输速率。 输入信号接收器（10-1）对串行数据进行采样和排列，并将串行数据转换为并行数据并输出并行数据。 CRC部分计算单元（50-1）对并行数据进行分组并对每个组执行部分CRC计算，并连续地输出多个部分CRC计算结果。 CRC部分计算合并单元（14-1）组合多个部分CRC计算结果并输出CRC计算数据。 时钟发生器（5）产生第一时钟，第二时钟和第三时钟。 指令译码器单元（30）使并行数据合并信号的第一位行同步并产生第三位行，并且合并并解码并行数据合并信号的第二位行并输出。