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公开(公告)号：KR102229942B1
公开(公告)日：2021-03-22
申请号：KR1020140086188A
申请日：2014-07-09
Applicant: 삼성전자주식회사
CPC classification number: G11C11/4096 , G11C11/4093 , G11C7/1084 , G11C2207/105
Abstract: 멀티 채널 반도체 장치가 개시된다. 그러한 멀티 채널 반도체 장치는 제1 칩으로서 기능하기 위해 제1 채널을 가지는 제1 다이와 제2 칩으로서 기능하기 위해 상기 제1 채널과는 독립적인 제2 채널을 가지며, 저장 용량 및 사이즈가 상기 제1 다이와 동일한 제2 다이를 구비한다. 상기 제1 다이와 상기 제2 다이 간에는 서로 상대되는 칩들로 상기 제1,2 다이들의 내부 동작을 제어하기 위한 정보를 전달하기 위한 내부 인터페이스가 동일 패키지 내에서 배치된다. 본 발명에 따르면 내부 인터페이스를 통해 카운터파트 다이로 정보가 전달된다. 따라서, 제조 수율이 개선된다.
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公开(公告)号：KR101906409B1
公开(公告)日：2018-12-07
申请号：KR1020120049775
申请日：2012-05-10
Applicant: 삼성전자주식회사
Abstract: 메모리 셀들 중 위크 비트를 스크린하고 위크 비트를 구제하는 반도체 장치, 이를 포함하는 메모리 모듈 및 메모리 시스템에 대하여 개시된다. 반도체 장치는, 복수개의 메모리 셀들을 포함하는 제1 메모리 영역, 제1 메모리 영역을 테스트하고 복수개의 메모리 셀들 중 위크 비트를 검출하는 테스트부, 그리고 제1 메모리 영역의 위크 비트 어드레스와 위크 비트에 저장될 데이터를 저장하는 제2 메모리 영역을 포함한다. 제1 메모리 영역과 제2 메모리 영역은 서로 다른 종류의 메모리 셀들로 구성되는 것을 특징으로 한다. 반도체 장치는, 제1 메모리 영역의 위크 비트 어드레스를 불휘발성하게 저장하는 제3 메모리 영역을 더 포함한다.
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公开(公告)号：KR101879442B1
公开(公告)日：2018-07-18
申请号：KR1020110049579
申请日：2011-05-25
Applicant: 삼성전자주식회사
IPC: G11C11/401 , G11C11/4063 , G11C11/408
CPC classification number: G11C11/40618 , G11C11/40622 , G11C11/408
Abstract: 복수의메모리셀 로우들을포함하는휘발성메모리장치의리프레쉬방법에서, 리프레쉬주기보다짧은보유시간을가지는적어도하나의메모리셀을포함하는위크셀 로우가상기리프레쉬주기보다짧은제1 주기로리프레쉬된다. 리프레쉬주기보다긴 보유시간을가지는메모리셀들만을포함하고, 위크셀 로우에상응하는적어도두 개의스트롱셀 로우들이리프레쉬주기보다긴 제2 주기로리프레쉬된다. 복수의메모리셀 로우들중 위크셀 로우및 스트롱셀 로우들을제외한메모리셀 로우들이리프레쉬주기로리프레쉬된다.
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公开(公告)号：KR1020140070301A
公开(公告)日：2014-06-10
申请号：KR1020130018070
申请日：2013-02-20
Applicant: 삼성전자주식회사
IPC: G11C11/4063 , G06F13/14
Abstract: A semiconductor memory device with a cache function in a dynamic random access memory is disclosed. The semiconductor memory device comprises: a dynamic random access memory including a memory cell array composed of dynamic random access memory cells; a cache memory formed at the same chip as the dynamic random access memory and configured to communicate with a processor or an external device independently from the dynamic random access memory; and a management controller connected to the dynamic random access memory and the cache memory in the same chip and configured to control a dynamic random access function and a cache function. The cache memory is composed of dynamic random access memory cells each having line loading smaller than dynamic random access memory cells or the same as bit line sense amplifiers.
Abstract translation: 公开了一种在动态随机存取存储器中具有缓存功能的半导体存储器件。 半导体存储器件包括：动态随机存取存储器，包括由动态随机存取存储器单元组成的存储单元阵列; 形成在与所述动态随机存取存储器相同的芯片上的高速缓存存储器，并被配置为独立于所述动态随机存取存储器与处理器或外部设备进行通信; 以及管理控制器，其连接到同一芯片中的动态随机存取存储器和高速缓冲存储器，并被配置为控制动态随机存取功能和高速缓存功能。 高速缓冲存储器由具有小于动态随机存取存储器单元的行负载或与位线读出放大器相同的线性负载的动态随机存取存储器单元组成。
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公开(公告)号：KR1020140011147A
公开(公告)日：2014-01-28
申请号：KR1020120077969
申请日：2012-07-17
Applicant: 삼성전자주식회사
IPC: G11C8/00 , G11C11/408 , G11C11/413
CPC classification number: G11C7/1072 , G06F12/0207 , G06F12/0223 , G06F12/0638 , G11C11/005 , G11C11/403 , G11C11/40622 , G11C29/783 , G11C2029/4402
Abstract: In the embodiment according to the concept of the present invention, disclosed is a semiconductor memory cell array. The semiconductor memory cell array includes a first memory cell array area with first group memory cells with preset first operation speeds which are arranged on a chip in a matrix of a row and a column. Also, the semiconductor memory cell array includes a second memory cell array area with second group memory cells with second operation speeds faster than the first operation speeds which are arranged on the chip in the matrix of the row and the column by interposing an input and output sense amplifier. Thereby, the operation performance of a memory chip is improved and low power consumption is obtained.
Abstract translation: 在根据本发明的概念的实施例中，公开了半导体存储单元阵列。 半导体存储单元阵列包括具有第一组存储器单元的第一存储单元阵列区，其具有预定的第一操作速度，其布置在行和列的矩阵中的芯片上。 此外，半导体存储单元阵列包括具有第二组存储单元的第二存储单元阵列区域，第二组存储单元的第二操作速度比通过插入输入和输出的布置在行和列的矩阵中的芯片上的第一操作速度更快 感测放大器。 由此，能够提高存储芯片的动作性能，能够获得低功耗。
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Patent Agency Ranking
公开(公告)号：KR1020130021196A
公开(公告)日：2013-03-05
申请号：KR1020110083577
申请日：2011-08-22
Applicant: 삼성전자주식회사
CPC classification number: G11C29/24 , G11C29/00 , G11C29/76 , G11C29/785 , G11C2029/4402
Abstract: PURPOSE: A memory device for managing a faulty page is provided to eliminate the need to include a redundancy cell and additional redundancy cells by using a second memory block having unused memory cells for relieving faulty cells of a first memory block. CONSTITUTION: A memory cell array includes memory cells arranged in a row with pages and is composed of first and second memory blocks in which the memory cells are arranged. A faulty page map stores faulty page location information indicating the fault of the pages of the first memory block as one bit. A faulty page address of the first memory block is replaced with a pass page address of the second memory block according to the faulty page location information. The faulty page map indicates the faulty page location information by using an anti-fuse circuit. The faulty page address of the first memory block is replaced in reverse order from a maximum page address of the second memory block. [Reference numerals] (AA) Address increasing direction
Abstract translation: 目的：提供一种用于管理故障页面的存储器件，以消除通过使用具有用于减轻第一存储器块的故障单元的未使用的存储器单元的第二存储器块来包括冗余单元和附加冗余单元的需要。 构成：存储单元阵列包括以页面排列成行的存储单元，并且由其中布置存储单元的第一和第二存储块组成。 错误的页面映射将指示第一存储器块的页面的故障的故障页面位置信息存储为一位。 根据故障的页面位置信息，将第一存储器块的故障页地址替换为第二存储器块的通过页地址。 故障页面映射通过使用反熔丝电路指示故障的页面位置信息。 第一存储器块的故障页地址从第二存储器块的最大页地址以相反的顺序被替换。 （附图标记）（AA）地址增加方向
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公开(公告)号：KR1020120040974A
公开(公告)日：2012-04-30
申请号：KR1020100102515
申请日：2010-10-20
Applicant: 삼성전자주식회사
IPC: G11C11/406 , G11C29/00
CPC classification number: G11C29/808 , G06F2213/0038 , G11C11/40618 , G11C11/40622 , G11C11/40626 , G11C2211/4062 , G06F13/1668 , G11C11/406
Abstract: PURPOSE: A semiconductor device, a memory module including the same, a memory system, and an operating method thereof are provided to improve performance of a memory by adopting various operation methods corresponding to a finite data retention property of a DRAM and integrally managing the DRAM. CONSTITUTION: A memory module includes a module board, one or more memory chips(1200_1 to 1200_n), and a memory management chip(1100). The memory chip is mounted on the module board and includes a memory cell array with a plurality of areas. A memory management chip is mounted on the module board and includes a meta data storage unit and a refresh management unit. The meta data storage unit stores meta data about a plurality of areas of the memory cell array of a first semiconductor chip. A refresh managing unit generates a refresh address by referring to the first information to selectively perform a refresh operation about a plurality of pages.
Abstract translation: 目的：提供半导体器件，包括其的存储器模块，存储器系统及其操作方法，以通过采用与DRAM的有限数据保持特性相对应的各种操作方法来提高存储器的性能，并且一体地管理DRAM 。 构成：存储器模块包括模块板，一个或多个存储器芯片（1200_1至1200_n）以及存储器管理芯片（1100）。 存储芯片安装在模块板上，并且包括具有多个区域的存储单元阵列。 存储器管理芯片安装在模块板上，并且包括元数据存储单元和刷新管理单元。 元数据存储单元存储关于第一半导体芯片的存储单元阵列的多个区域的元数据。 刷新管理单元通过参考第一信息生成刷新地址，以选择性地执行关于多个页面的刷新操作。
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公开(公告)号：KR101048380B1
公开(公告)日：2011-07-12
申请号：KR1020050042789
申请日：2005-05-21
Applicant: 삼성전자주식회사
Inventor： 최주선
CPC classification number: G11C5/04 , G11C5/02 , G11C7/1051 , G11C7/22 , G11C2207/107
Abstract: 메모리 모듈 장치는 제1 내지 제N(N은 2 이상의 정수) 메모리 소자, 커맨드/어드레스 포트 및 N 개의 데이터 포트를 포함한다. 커맨드/어드레스 포트는 쓰기 데이터 및 커맨드/어드레스 신호를 전송하고, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 각각 연결된다. N 개의 데이터 포트는 상기 제1 내지 제N 메모리 소자와 결합되고, 읽기 데이터를 출력한다. 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 다른 메모리 소자로 상기 커맨드/어드레스 포트를 통하여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 재전송한다. 수 GHz 이상의 동작 클럭 주파수를 가지는 메모리 시스템에 적용할 경우 원하는 신호 보전성(SI)을 얻을 수 있다. 커맨드/어드레스 버스와 쓰기 데이터 버스를 하나의 버스로 병합함으로써 메모리의 핀 수를 줄일 수 있다.
Abstract translation: 存储器模块装置包括第一至第N（N是两个或更多个整数）个存储器元件，命令/地址端口以及N个数据端口。 命令/地址端口传送写数据和命令/地址信号，并分别连接到第一至第N存储元件中的至少一个。 N个数据端口连接到第一到第N个存储设备并输出读取数据。 连接到命令/地址端口的第K个存储元件（K是1或更大且N或更小的整数）经由命令/地址端口连接到第一至第N存储元件中的至少一个， 并重新发送命令/地址信号。 当应用于具有几GHz或更高的工作时钟频率的存储器系统时，可以获得期望的信号完整性（SI）。 通过将命令/地址总线和写入数据总线合并为一条总线，可以减少存储器中的引脚数量。
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公开(公告)号：KR100799158B1
公开(公告)日：2008-01-29
申请号：KR1020050087751
申请日：2005-09-21
Applicant: 삼성전자주식회사
Inventor： 최주선
CPC classification number: G11C5/04 , G11C7/10 , H01L2924/0002 , H01L2924/00
Abstract: 메모리 모듈은 데이터를 송신 또는 수신하는 복수의 포트를 가지는 복수의 메모리를 포함한다. 각 메모리는 메모리 링크 구조상 상기 복수의 포트 중 적어도 하나를 미사용한다. 상기 복수의 포트의 모든 패드들에 연결될 경우에 필요한 제 1 개수의 도전 부재의 개수보다 적은 제2 개수의 도전 부재와 상기 복수의 포트들 중 상기 미사용 포트를 제외한 나머지 포트들의 패드들을 전기적으로 연결한다. 각 메모리는 소정 개수의 도전 부재를 공유하여 상기 복수의 포트들 중 상기 미사용 포트를 제외한 나머지 포트들의 패드들과 상기 공유된 도전 부재를 포함하는 제2 개수의 도전 부재들을 전기적으로 연결한다. 메모리 모듈 내의 복수의 메모리가 모두 미사용 입출력 포트를 가지는 링크 구조로 이루어진 경우, 패키지된 반도체 메모리의 패키지 볼 또는 리드와 같은 도전 부재의 개수를 줄일 수 있으므로 반도체 패키지의 사이즈를 줄일 수 있고, 반도체 메모리 모듈에 실장되는 메모리의 개수를 늘릴 수 있으므로 생산성을 향상시킬 수 있다.
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公开(公告)号：KR100771868B1
公开(公告)日：2007-11-01
申请号：KR1020060019343
申请日：2006-02-28
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K19/0005 , H04L25/0278 , H04L25/0288
Abstract: 입력신호 및 출력신호를 이용하여 임피던스 매칭(Impedance Matching) 및 프리 엠퍼시스(Pre-Emphasis)를 동시에 수행하며, 소비되는 전력 및 면적이 작고 출력 임피던스를 가변시킬 수 있는 다이내믹(Dynamic) 출력 버퍼회로를 개시한다. 상기 다이내믹 출력버퍼회로는, 외부로 연결된 메탈 라인의 특성 임피던스와 출력 임피던스를 매칭 시키며, 적어도 1개의 입력신호에 대한 프리 엠퍼시스를 수행하며, 제어회로 및 출력회로를 구비한다. 제어회로는, 적어도 1개의 출력신호에 응답하여 상기 메탈 라인의 특성 임피던스와 상기 다이내믹 출력회로의 출력 임피던스를 매칭 시키는데 사용되며, 상기 적어도 1개의 입력신호에 응답하여 상기 적어도 1개의 입력신호에 대한 프리 엠퍼시스를 수행하는데 사용되는 복수 개의 레지스터 제어신호를 출력한다. 출력회로는, 상기 복수 개의 레지스터 제어신호에 응답하여 출력 임피던스의 조절 및 상기 적어도 1개의 입력신호에 프리 엠퍼시스를 수행하여 상기 적어도 1개의 출력신호를 출력한다.
임피던스 매칭, 프리 엠퍼시스, 다이내믹 ODT(On-Die Termination)
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