公开(公告)号：KR100481175B1

公开(公告)日：2005-04-07

申请号：KR1020020046919

申请日：2002-08-08

Applicant: 삼성전자주식회사

Inventor： 이찬호 ,  임정주 ,  임은경

IPC: G11C29/00

CPC classification number: G11C17/165 ,  G11C17/18 ,  G11C29/027 ,  G11C29/848

Abstract: 본 발명은 결함 메모리 로우를 스패어 메모리 로우로 교체하는 데 사용된 시프트 리던던시 회로들을 가지는 반도체 메모리 장치에 관한 것으로서, 2 개의 버퍼체인을 가지는 시프트 리던던시 회로와 시프트 리던던시 회로에 연결된 2 개의 퓨즈 및 2 개의 퓨즈절단 검출회로를 복수 개 구비하고 2 개의 스패어 메모리 로우를 각각 제어하기 위한 2 개의 스패어 셀 제어회로를 구비함으로써, 상하 양방향으로 메모리 로우의 시프트가 가능하고 하나의 메모리 셀 어레이 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능한 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치에 의하면 한 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능하다. 또한, 본 발명에 따른 반도체 메모리 장치에 의하면 퓨즈 저항에 의한 누설전류가 감소하고 반도체 메모리 장치의 오동작을 방지할 수 있다.

公开(公告)号：KR1020080102021A

公开(公告)日：2008-11-24

申请号：KR1020070048290

申请日：2007-05-17

Applicant: 삼성전자주식회사

Inventor： 장민화 ,  임정주

IPC: G06F12/00 ,  G06F9/06

Abstract: A look up table having the effect saving the design area is provided to save the design area by replacing the flip-flops and the multiplexers of the conventional look-up table with the memory device. A look up table comprises the followings: the look up table for outputting data compensation value stored in advance corresponding to image data which is inputted from outside; the data transmission part outputting as the address signal corresponding to image data inputted(210); the memory device outputting the homologous data compensation value stored in the address corresponding to the data compensation value stored in advance in case the address signal is applied(220). The memory device is controlled with the memory control signal applied from outside and performs Read Enable when the address signal is applied at the memory device.

Abstract translation: 提供了具有保存设计区域的效果的查找表，以通过用存储器件替换常规查找表的触发器和多路复用器来保存设计区域。 查找表包括以下内容：用于输出与从外部输入的图像数据相对应地预先存储的数据补偿值的查找表; 数据发送部分输出与输入的图像数据对应的地址信号（210）; 所述存储装置在应用所述地址信号的情况下输出存储在与预先存储的数据补偿值相对应的地址中的同源数据补偿值（220）。 存储器件由外部施加的存储器控​​制信号控制，并且当存储器件应用地址信号时执行读使能。

公开(公告)号：KR100594317B1

公开(公告)日：2006-06-30

申请号：KR1020050007985

申请日：2005-01-28

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: H03K23/54

Abstract: 전달되어야 하는 데이터에 따라 동작여부를 결정하도록 함으로써, 쉬프트 레지스터 체인에 사용되었을 때 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트 레지스터의 동작방법을 개시한다. 상기 쉬프트 레지스터는, 제1멀티플렉서, 제2멀티플렉서, 래치블록 및 인버터를 구비한다. 상기 제1멀티플렉서는 해당 쉬프트 레지스터의 전후에 위치한 쉬프트 레지스터의 출력데이터를 수신하여 상기 래치블록의 리셋신호로 사용하고, 상기 제2멀티플렉서는 해당 쉬프트 레지스터의 전후에 위치한 쉬프트 레지스터의 출력데이터를 수신하여 상기 래치블록의 입력데이터로 사용되며, 상기 래치블록은 상기 입력데이터를 저장하고 출력하며, 상기 인버터는 상기 래치회로의 출력데이터를 버퍼링 하여 출력하는 기능을 수행한다. 상기 쉬프트 레지스터 동작방법은, 전달되어야 하는 데이터를 판단하여 해당 쉬프트 레지스터의 동작을 결정하는 복수 개의 단계를 구비한다.
쉬프트 레지스터, 쉬프트 레지스터 체인

Abstract translation: 通过确定是否根据要发送的数据进行操作来确定移位寄存器链中使用的移位寄存器和移位寄存器的功耗较小的操作方法。 移位寄存器包括第一多路复用器，第二多路复用器，锁存器块和反相器。 第一多路复用器接收的位于前部和后部移位寄存器和使用该锁存器模块的复位信号的第二多路复用器的移位寄存器的输出数据，并接收在所述前部和后部移位寄存器的移位寄存器的输出数据 锁存块用作锁存块的输入数据，锁存块存储并输出输入数据，倒相器缓冲并输出锁存电路的输出数据。 移位寄存器操作方法包括确定要传送的数据和确定移位寄存器的操作的多个步骤。

公开(公告)号：KR100177760B1

公开(公告)日：1999-04-15

申请号：KR1019950047946

申请日：1995-12-08

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 센스앰프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
정적전류경로를 없애고 빠른 동작을 구현함과 동시에 전원소비를 줄일 수 있는 반도체 메모리 장치의 센스앰프회로를 제공함에 있다.
3. 발명의 해결방법의 요지
비트라인과 상보비트라인 사이에 접속되고 센스앰프 인에이블 신호에 의해 구동되는 차동 증폭기와, 상기 차동 증폭기의 두 출력단자(출력단자와 상보출력단자)와 전원전압사이에 각기 채널이 직렬로 접속되고 상기 센스앰프 인에이블 신호에 의해 제어를 받는 게이트를 가지는 제1 및 제2트랜지스터로 구성됨을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1019970053879A

公开(公告)日：1997-07-31

申请号：KR1019950066971

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: H01L27/06

Abstract: 스태틱 전류소모가 없는 반도체 장치의 레벨 쉬프터가 포함되어 있다. 본 발명은 펄스 입력신호를 받아 임펄스형의 인에이블 신호를 발생하는 인에이블 신호 발생수단과, 상기 입력신호와 동일한 펄스 입력신호를 받아 기준전압을 발생하는 기준전압 발생수단과, 상기 입력신호 및 상기 기준전압 및 상기 인에이블 신호를 입력으로 하여 상기 입력신호의 전압레벨을 쉬프트하여 출력시키며 차동증폭기와 래치로 구성되는 레벨 쉬프팅 수단을 구비하는 것을 특징으로 한다.
따라서, 본 발명은 메모리장치에서 일반적으로 사용되는 단위 블락들인 ATD블락, 센스앰프, 기준전압 발생기 및 래치를 이용하여 쉽게 구성할 수 있고, 또한 스태틱 전류소모가 발생하지 않는 장점이 있다.

公开(公告)号：KR1020020054891A

公开(公告)日：2002-07-08

申请号：KR1020000084156

申请日：2000-12-28

Applicant: 삼성전자주식회사

Inventor： 임정주 ,  이영주

IPC: G06F12/00

Abstract: PURPOSE: A circuit for generating a flag of a FIFO memory is provided to supply a flag generating circuit of a FIFO(First Input First Output) memory having a simple constitution and a rapid operation speed. CONSTITUTION: A latch is reset by a reset signal and outputs an input signal to an output terminal by responding to the first writing/the first reading clock. An empty flag generating unit outputs an empty flag signal by responding to an output signal and a comparison signal of the latch. A full flag generating unit outputs a full flag signal by responding to a reverse output signal and the comparison signal of the latch. The latch includes a JK flip-flop(1), and one of the input signals is the second reading clock(S) and the other is the second writing clock(Q). The empty flag generating unit includes the first NAND gate(9) for responding to the output signal of the latch the second writing clock and the first NOR gate(11) for outputting an empty flag by responding to an output signal of the first NAND gate(9) and the comparison signal. The full flag generating unit includes the second NAND gate(5) for responding to the reverse signal of the latch and the reverse signal of the second writing clock and the second NOR gate(7) for outputting a full flag by responding to an output signal of the second NAND gate(5) and the comparison signal.

Abstract translation: 目的：提供用于产生FIFO存储器的标志的电路，以提供具有简单结构和快速操作速度的FIFO（第一输入第一输出）存储器的标志产生电路。 构成：通过复位信号复位锁存器，并通过响应第一次写入/第一个读取时钟将输入信号输出到输出端子。 空标志生成单元通过响应锁存器的输出信号和比较信号输出空标志信号。 满标志生成单元通过响应反向输出信号和锁存器的比较信号来输出全标志​​信号。 锁存器包括JK触发器（1），其中一个输入信号是第二读时钟（S），另一个是第二写时钟（Q）。 空标志生成单元包括用于响应于第二写入时钟的锁存器的输出信号的第一与非门（9）和用于通过响应第一与非门的输出信号而输出空标志的第一或非门 （9）和比较信号。 全标志生成单元包括用于响应锁存器的反相信号和第二写入时钟的反相信号的第二与非门（5）和用于通过响应输出信号输出满标志的第二或非门（7） 的第二NAND门（5）和比较信号。

公开(公告)号：KR1019990059253A

公开(公告)日：1999-07-26

申请号：KR1019970079451

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: H01L27/10

Abstract: 본 발명은 반도체 메모리에 사용되는 메모리 셀프-타이머에 관한 것으로, 워드 라인(190)의 턴온을 담당하는 워드 라인 드라이버(Wordline Driver)(130)에 궤환 풀-업(Feedback Pull-Up)용의 제 1 의 트랜지스터(170)와, 디스챠지 노드(160)에 궤환 풀-다운(Feedback Pull-Down)용의 제 2 의 트랜지스터(180)를 구성하여 공정 조건에 따른 치우침을 보상하게 된다. 즉, 상기 제 1 의 트랜지스터(170)는 슬로우 N 타입의 트랜지스터를, 상기 제 2 의 트랜지스터(180)는 P 타입의 트랜지스터를 보상하여 준다. 이와 같이, 본 발명의 메모리 셀프-타이머는 공정 조건에 민감하지 않는 디자인 마진을 갖게 되므로 SF(NMOS Slow, PMOS Fast) 또는 FS(NMOS Fast, PMOS Slow) 조건의 공정 진행시에 회로 특성이 악화되는 악영향이 감소된다.

公开(公告)号：KR1019980011447A

公开(公告)日：1998-04-30

申请号：KR1019960027682

申请日：1996-07-09

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: G11C11/407

公开(公告)号：KR100675013B1

公开(公告)日：2007-01-29

申请号：KR1020060016683

申请日：2006-02-21

Applicant: 삼성전자주식회사

Inventor： 임정주

IPC: G11C7/18

Abstract: A scan read block having the same circuit structure of scan latch and bit cells is provided to reduce the layout area by applying a unit bit cell structure to a scan latch circuit, and to increase a noise margin by copying data of bit cells through bit lines and inverse bit lines. A bit cell array(810) includes a plurality of bit cells, which input and output data through a corresponding bit line and a corresponding inverse bit line in response to a corresponding word line scan signal. A scan latch block(820) includes a plurality of scan latch circuits, which copy the data stored in corresponding bit cells through the bit lines and the inverse bit lines in response to scan latch signals. The data of the bit cell array are copied to the corresponding latch circuit while both the word line scan signals and the scan latch signals are in the enable states.

Abstract translation: 提供具有与扫描锁存器和位单元相同的电路结构的扫描读取块，以通过将单位位单元结构应用于扫描锁存电路来减小布局面积，并且通过经由位线复制位单元的数据来增加噪声容限 和反位线。 位单元阵列（810）包括多个位单元，其响应于对应的字线扫描信号而通过对应的位线和对应的反位线来输入和输出数据。 扫描锁存器块（820）包括多个扫描锁存器电路，其响应于扫描锁存器信号而复制存储在相应位单元中的数据通过位线和反位线。 当字线扫描信号和扫描锁存信号都处于启用状态时，位单元阵列的数据被复制到对应的锁存电路。

公开(公告)号：KR1020050073889A

公开(公告)日：2005-07-18

申请号：KR1020040002002

申请日：2004-01-12

Applicant: 삼성전자주식회사

Inventor： 연상훈 ,  임정주

IPC: H01L21/8246

CPC classification number: H01L27/115 ,  G11C7/02 ,  G11C8/14 ,  G11C17/12

Abstract: 본 발명은 리드 온리 메모리(Read Only Memory)의 비트 셀 어레이(Bit Cell Array)에 관한 것으로, 인접 비트라인(Bit-line)간의 커플링 현상(Coupling Effect)을 방지할 수 있는 비트 셀 어레이에 관한 것이다. 특히, 본 발명의 비트 셀 어레이는 별도의 커플링 방지 장치를 필요로 하지 않는 구조를 갖는다.
본 발명의 비트 셀 어레이는 제1 방향으로 형성된 복수의 비트라인들과 제1 방향에 대해 수직인 제2 방향으로 형성되는 복수의 접지라인들 그리고, 제2 방향으로 접지라인들에 대해 지그재그(Zigzag) 형태로 형성되는 복수의 워드라인(Word-line)들 및 비트라인들과 워드라인들이 교차하는 지점들 중 일부에 형성되는 복수의 롬 비트 셀들을 포함한다. 한편, 본 발명의 롬 비트 셀들은 인접한 비트라인들에 대해 지그재그 형태로 배치되어 형성되며, 각각의 롬 비트 셀은 비트라인들 중 하나에 연결된 드레인(Drain) 단자와 워드라인들 중 하나에 연결된 게이트(Gate) 단자 및 접지라인들 중 하나에 연결된 소오스(Source) 단자로 구성된다.