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公开(公告)号：KR1020100018124A
公开(公告)日：2010-02-17
申请号：KR1020080076746
申请日：2008-08-06
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A clock generator and a display driver circuit using the same are provided to process the held data by generating a clock edge as an output clock after a preset time. CONSTITUTION: A clock detection unit(301) is inputted with the reference clock. The clock detection unit reverses the output signal for a preset time in a state an edge of the reference clock is not generated. An inverter(303) is inputted with the reference clock. The inverter reverses the reference clock. A multiplexer(305) is inputted with the reference clock and the output signal of the inverter. The multiplexer selectively outputs the reference clock or the output signal of the inverter according to the output signal of the clock detection unit.
Abstract translation: 目的：提供使用该时钟发生器和显示驱动电路的时钟发生器和显示驱动器电路，以通过在预设时间之后产生时钟沿作为输出时钟来处理保持的数据。 构成：时钟检测单元（301）被输入参考时钟。 在不产生参考时钟的边沿的状态下，时钟检测单元将输出信号反转预设时间。 逆变器（303）被输入参考时钟。 逆变器反转参考时钟。 多路复用器（305）输入参考时钟和逆变器的输出信号。 复用器根据时钟检测单元的输出信号选择性地输出反相器的参考时钟或输出信号。
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公开(公告)号：KR100532470B1
公开(公告)日：2005-12-01
申请号：KR1020030066496
申请日：2003-09-25
Applicant: 삼성전자주식회사
IPC: G09G3/20
CPC classification number: G09G3/2092 , G09G5/003 , G09G5/14 , G09G2340/04 , G09G2340/12 , G09G2360/18
Abstract: 동영상 디스플레이 중 정지 영상 디스플레이가 가능한 패널 구동 장치 및 구동 방법이 개시된다. 본 발명의 실시예에 따른 패널 구동 장치는 쉬프트 레지스터, 메모리, 데이터 제어 회로 게이트 라인 소팅 회로, 게이트 드라이버 및 소스 드라이버를 구비한다. 데이터 제어 회로는 상기 제 1 영상 데이터 및 상기 제 2 영상 데이터 중 하나만 수신되는 경우 수신된 상기 제 1 또는 제 2 영상 데이터를 출력하거나, 상기 제 1 영상 데이터와 상기 OSD 데이터를 수신하여 상기 제 1 영상 데이터를 배경으로 그 위에 상기 OSD 데이터가 디스플레이 되는 OSD 결합 데이터를 출력하거나, 상기 제 1 영상 데이터와 상기 제 2 영상 데이터를 수신하고 제 3 제어 신호에 응답하여 상기 제 1 영상 데이터 및 상기 제 2 영상 데이터를 제 1 출력 모드로서 출력하거나 또는 제 2 출력 모드로서 출력한다. 게이트 라인 소팅 회로는 상기 제 1 영상 데이터 및 상기 제 2 영상 데이터가 상기 제 1 출력 모드로 출력되는지 상기 제 2 출력 모드로 출력되는지에 따라 제 4 제어 신호에 응답하여 상기 패널의 n 개의 게이트 라인을 인에이블 시키는 제 1 내지 제 n 게이트 라인 신호의 인에이블 순서를 제어한다. 본 발명에 따른 패널 구동 장치 및 패널 구동 방법은 동영상의 디스플레이 중에 정지 영상이 입력되면 동영상의 디스플레이 사이즈를 줄이고 정지 영상을 동영상과 함께 디스플레이 할 수 있는 장점이 있다.
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公开(公告)号：KR1020000061461A
公开(公告)日：2000-10-16
申请号：KR1019990010510
申请日：1999-03-26
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: PURPOSE: A circuit for charging a bit line in advance in a semiconductor memory device is provided which charges the bit line by sensing a current flowing in the bit line without the information of address change. CONSTITUTION: A circuit for charging a bit line in advance in a semiconductor memory device comprises: a memory cell array(17) constructed with a number of memory cells storing data; a selector(15) selecting the bit line of the memory cell in response to a selection signal; a current sensing amp(11) sensing and amplifying data stored in the memory cell selected by sensing a current flowing in the bit line of the selected memory cell; and an automatic precharging part(13) which senses the current in the bit line of the selected memory cell, and blocks the connection of the current sensing amp and the bit line of the selected memory cell for a fixed time if the sensed current is above a fixed level, and precharges the bit line with an excitation voltage, and reconnects the current sensing amp and the bit line if the charging of the bit line with the excitation voltage is completed. The circuit can retrieve data in an off-cell state rapidly because the current sensing amp and the bit line are disconnected for a fixed time if an excessive current above a fixed level flows in the bit line and the bit line is charged rapidly during the disconnection.
Abstract translation: 目的：提供一种用于在半导体存储器件中预先对位线充电的电路，其通过感测在位线中流动的电流而对位线进行充电，而没有地址变化的信息。 构成：预先在半导体存储器件中对位线充电的电路包括：由多个存储数据的存储单元构成的存储单元阵列（17）; 选择器（15）响应于选择信号选择存储器单元的位线; 电流感测放大器（11），其感测并放大存储在存储单元中的数据，该数据通过感测在所选存储单元的位线中流动的电流而选择; 以及感测所选存储单元的位线中的电流的自动预充电部分（13），并且如果感测到的电流高于，则阻止所选存储单元的电流感测放大器和位线的连接一段固定时间的连接 固定电平，并用激励电压对位线进行预充电，如果位线与激励电压的充电完成，则重新连接电流检测放大器和位线。 如果电流检测放大器和位线在固定电平以上超过固定电平的电流在位线中流动，并且位线在断开期间被快速充电，则电路可以快速检索离电池状态的数据。 。
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公开(公告)号：KR101528750B1
公开(公告)日：2015-06-15
申请号：KR1020090001148
申请日：2009-01-07
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3648 , G09G3/3677 , G09G3/3688 , G09G2310/0281 , G09G2310/08 , G09G2370/08
Abstract: 표시장치및 표시장치의구동회로가개시된다. 표시장치는구동회로및 패널을포함한다. 구동회로는하나의수평주사구간에적어도하나의펄스를갖는소스출력인에이블신호를발생시키고소스출력인에이블신호에응답하여영상데이터를래치하고소스구동신호를발생시킨다. 또한, 구동회로는소스출력인에이블신호에응답하여내부수평동기신호를발생시키고상기내부수평동기신호에응답하여게이트구동신호를발생시킨다. 패널은게이트구동신호와소스구동신호에응답하여영상데이터를표시한다. 따라서, 표시장치의구동회로는동일한구조를갖는소스구동 IC를사용하여캐스케이드모드및 듀얼게이트모드에서표시장치를구동할수 있다.
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公开(公告)号：KR1020120130355A
公开(公告)日：2012-12-03
申请号：KR1020110048228
申请日：2011-05-23
Applicant: 삼성전자주식회사
CPC classification number: G09G3/2096 , G09G3/3688 , G09G5/363 , G09G2230/00 , G09G2300/0426 , G09G2300/0842 , G09G2310/0286 , G09G2310/0291 , G09G2310/0294 , G09G2320/103 , G09G2330/04 , G09G2340/02 , G09G2340/16 , G09G2360/18
Abstract: PURPOSE: A timing controller and a display device including the same are provided to minimize the impact of soft fail by initializing setting data using a reset signal. CONSTITUTION: A noise detection circuit(500) includes at least one detector and a reset signal generator. The detector outputs at least one detection signal. The detection signal has a logic level based on reference data. The reference data is toggled by being synchronized to a clock signal. The reset signal generator outputs a reset signal. One or more setting controllers(150) store setting data used for processing RGB image data. The setting controller initializes the setting data.
Abstract translation: 目的：提供定时控制器和包括其的显示装置，以通过使用复位信号初始化设置数据来最小化软故障的影响。 构成：噪声检测电路（500）包括至少一个检测器和复位信号发生器。 检测器输出至少一个检测信号。 检测信号具有基于参考数据的逻辑电平。 通过与时钟信号同步来切换参考数据。 复位信号发生器输出复位信号。 一个或多个设置控制器（150）存储用于处理RGB图像数据的设置数据。 设置控制器初始化设置数据。
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Patent Agency Ranking
公开(公告)号：KR100295046B1
公开(公告)日：2001-07-12
申请号：KR1019980026653
申请日：1998-07-02
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: PURPOSE: A semiconductor device in which an improved SDRAM and a logic are integrated in one chip is provided to improve an entire performance by including an improved memory block, and reduces the number of test pads and a test time by including a test signal I/O part which effectively merge the test pads. CONSTITUTION: A memory block(300) includes many banks, receives an input data, and generates an output data through an independent data path. Each bank is independently controlled by each row address strobe signal, each column address strobe signal, and is independently controlled by each write enable signal. A logic block(400) is connected to the memory block, generates the row address strobe signal, the column address strobe signal, the write enable signal, and interchanges the input data and the output data with the memory block through an independent data path.
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公开(公告)号：KR1019990013547A
公开(公告)日：1999-02-25
申请号：KR1019980026653
申请日：1998-07-02
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: 메모리, 특히 개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치가 개시된다. 상기 반도체장치는, 복수개의 뱅크를 포함하고, 상기 각 뱅크가 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 의해 독립적으로 제어되는 메모리블락과, 상기 메모리블락에 연결되고, 상기 로우어드레스 스트로브 신호들, 상기 칼럼어드레스 스트로브 신호들, 및 상기 라이트 인에이블 신호들을 발생하는 논리블락을 구비하는 것을 특징으로 한다. 또한 상기 반도체장치는, 테스트 패드들의 수를 줄이기 위해 테스트 신호 입출력부를 구비하는 것을 특징으로 한다. 따라서 상기 반도체장치는, 일반적인 싱크로너스 디램에 비해 성능이 크게 향상된 메모리블락을 포함하므로써 전체 성능이 크게 향상된다. 또한 상기 반도체장치에서는, 상기 테스트 신호 입출력부가 테스트 패드들을 효율적으로 병합하여 테스트 패드 수를 감소시킴으로써 테스트 시간이 감소되는 장점이 있다.
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公开(公告)号：KR1020130061512A
公开(公告)日：2013-06-11
申请号：KR1020110127861
申请日：2011-12-01
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A communications system and a data transmission method in the same are provided to reduce data loading time by enabling a plurality of devices with an identical device address to load data from a memory device at the same time. CONSTITUTION: Multiple devices(120-0 to 120-N), connected through a memory device(110) and a serial bus, have an identical device address. One device, set up as a master device, stores data transmitted from the memory device through the serial bus based on I2C(Inter-Integrated Circuit) communications protocol. Slave devices store the data transmitted from the memory device while monitoring designated communications status based on signals received through the serial bus. [Reference numerals] (110) Memory device; (120-0) Master device; (120-1,120-2,120-N) Slave device
Abstract translation: 目的：提供通信系统和数据传输方法，以通过使具有相同设备地址的多个设备同时从存储设备加载数据来减少数据加载时间。 构成：通过存储设备（110）和串行总线连接的多个设备（120-0至120-N）具有相同的设备地址。 作为主设备的一个设备通过基于I2C（内部集成电路）通信协议的串行总线存储从存储器件发送的数据。 从设备存储从存储设备发送的数据，同时基于通过串行总线接收的信号来监视指定的通信状态。 （附图标记）（110）存储装置; （120-0）主设备; （120-1,120-2,120-N）从设备
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公开(公告)号：KR1020130061211A
公开(公告)日：2013-06-11
申请号：KR1020110127408
申请日：2011-12-01
Applicant: 삼성전자주식회사
IPC: G09G3/20
CPC classification number: G09G5/006 , G06F3/1438 , G09G3/006 , G09G2310/08
Abstract: PURPOSE: A display driving apparatus equipped with multiple timing controllers is provided to simplify a circuit configuration. CONSTITUTION: A display driving apparatus(100) includes a display driver(110), multiple timing controllers(120,130,140,150), and a detection line. The multiple timing controllers provide a driving timing signal to the display driver. The detection line is connected to the multiple timing controllers and provides a fail signal or a pass signal provided by the malfunctioning timing controller, to each of the multiple timing controllers according to the malfunctioning status of any one among the multiple timing controllers. The timing controller is composed of a bidirectional port, an interface part, and a resistor part. The interface part provides the fail signal to the detection line through the bidirectional port or receives the voltage of the detection line as the fail signal. The resistor part is connected to a node between the bidirectional port and the interface part and provides a pass signal to the detection line when the multiple timing controllers operate normally.
Abstract translation: 目的：提供配备有多个定时控制器的显示驱动装置，以简化电路配置。 构成：显示驱动装置（100）包括显示驱动器（110），多个定时控制器（120,130,140,150）和检测线。 多个定时控制器向显示驱动器提供驱动定时信号。 检测线连接到多个定时控制器，并且根据多个定时控制器中的任何一个的故障状态，向故障信号或由故障定时控制器提供的通过信号提供给多个定时控制器。 定时控制器由双向端口，接口部分和电阻器部分组成。 接口部分通过双向端口将故障信号提供给检测线，或者将检测线的电压作为故障信号接收。 电阻器部分连接到双向端口和接口部分之间的节点，并且当多个定时控制器正常工作时，向检测线路提供通过信号。
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公开(公告)号：KR1020120054442A
公开(公告)日：2012-05-30
申请号：KR1020100115817
申请日：2010-11-19
Applicant: 삼성전자주식회사
CPC classification number: G09G3/20 , G06F3/1446 , G09G2310/027 , G09G2310/0297 , G09G2330/08 , G09G2330/12 , G09G2370/08
Abstract: PURPOSE: A source driving circuit, a display apparatus including the same, and an operation method thereof are provided to display a stable replacement image in a failure mode by operating a plurality of timing controllers in the failure mode when a failure is detected among the timing controllers. CONSTITUTION: A master timing controller(161) controls a first source driver according to a first image signal. A slave timing controller(162-166) controls a second source driver according to a second image signal. The master timing controller creates a first replacement image signal and a failure operation signal. The slave timing controller creates a second replacement image signal and a failure detection signal.
Abstract translation: 目的：提供源驱动电路，包括该源驱动电路的显示装置及其操作方法，以在故障模式下通过在故障模式下操作多个定时控制器以在定时中检测到故障时显示稳定的替换图像 控制器。 构成：主时序控制器（161）根据第一图像信号控制第一源驱动器。 从机定时控制器（162-166）根据第二图像信号控制第二源驱动器。 主时序控制器创建第一替换图像信号和故障操作信号。 从时序控制器产生第二替换图像信号和故障检测信号。
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