-
公开(公告)号：KR100546390B1
公开(公告)日：2006-01-26
申请号：KR1020030074664
申请日：2003-10-24
Applicant: 삼성전자주식회사
IPC: H01L21/24
Abstract: MOS 트랜지스터에서 소스/드레인 영역의 상면 및 게이트 전극의 상면에 각각 금속 실리사이드층을 독립적으로 형성하는 데 있어서 소스/드레인 영역의 상면에는 금속 실리사이드층을 500℃ 이상의 고온 열처리를 통하여 형성하고, 게이트 전극의 상면에는 금속 실리사이드층을 500℃ 이하의 저온 열처리를 통하여 형성한다. 이를 위하여, 반도체 기판상에 게이트 전극과 그 위에 형성된 실리사이드화 방지막을 포함하는 적층 패턴을 형성한다. 게이트 전극의 측벽을 덮는 절연 스페이서를 형성하고, 소스/드레인 영역을 형성한다. 500 ∼ 800℃에서 소스/드레인 영역의 상면에만 선택적으로 제1 금속 실리사이드층을 형성한다. 실리사이드화 방지막을 제거하여 게이트 전극의 상면을 노출시킨다. 400 ∼ 500℃에서 게이트 전극의 상면에만 선택적으로 제2 금속 실리사이드층을 형성한다.
실리사이드, 드레인 전류, 게이트 전극, 소스/드레인-
公开(公告)号：KR1020050035700A
公开(公告)日：2005-04-19
申请号：KR1020030071426
申请日：2003-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/3213
Abstract: 반도체 소자의 콘택 식각 방법을 제공한다. 본 발명은 제2 층간 절연막의 일부를 먼저 식각한 후 상기 제2 층간 절연막 내의 홀 내벽에 스페이서를 형성한다. 이어서, 상기 제2 층간 절연막 내의 홀 내벽에 형성된 스페이서와 콘택 마스크 패턴을 식각 마스크로 나머지 제2 층간 절연막 및 제1 층간 절연막을 식각하여 비아홀을 형성한다. 이에 따라, 본 발명은 오픈 마진, 숏 마진을 개선하면서도 콘택 저항의 개선할 수 있다.
-
公开(公告)号：KR100546397B1
公开(公告)日：2006-01-26
申请号：KR1020030083042
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/8238
CPC classification number: H01L21/823842 , H01L21/31111 , H01L21/31144
Abstract: 씨모스 트랜지스터의 제조 방법을 제공한다. 본 발명은 반도체 기판 상에 게이트용 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 n-모스 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 상기 n-모스 트랜지스터 영역의 폴리실리콘막에 불순물을 이온주입하여 상기 폴리실리콘막의 상측 부분에 손상부를 발생시킨다. 상기 포토레지스트 패턴을 제거한 후, 상기 상측 부분에 손상부를 갖는 폴리실리콘막을 어닐링하여 상기 손상부를 경화부로 변경한다. 상기 폴리실리콘막을 패터닝하여 p-모스 트랜지스터 게이트 및 n-모스 트랜지스터 게이트를 형성한다. 상기 p-모스 트랜지스터 게이트 및 n-모스 트랜지스터 게이트가 형성된 반도체 기판을 불산(HF) 용액으로 세정함함으로써, 상기 n-모스 트랜지스터 게이트의 씨닝을 방지하는 것을 특징으로 한다.
씨모스 트랜지스터, 씨닝-
公开(公告)号：KR1020050049154A
公开(公告)日：2005-05-25
申请号：KR1020030083042
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/8238
CPC classification number: H01L21/823842 , H01L21/31111 , H01L21/31144
Abstract: 씨모스 트랜지스터의 제조 방법을 제공한다. 본 발명은 반도체 기판 상에 게이트용 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 n-모스 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 상기 n-모스 트랜지스터 영역의 폴리실리콘막에 불순물을 이온주입한 후, 상기 포토레지스트 패턴을 제거한다. 상기 불순물 주입에 의해 n-모스 트랜지스터 영역의 손상된 폴리실리콘막을 어닐닝한 후, 상기 폴리실리콘막을 패터닝하여 p-모스 트랜지스터 게이트 및 n-모스 트랜지스터 게이트를 형성한다. 상기 p-모스 트랜지스터 게이트 및 n-모스 트랜지스터 게이트가 형성된 반도체 기판을 산소(O
2 )나 과산화수소가 포함되지 않는 세정액으로 세정하여 상기 n-모스 게이트의 씨닝을 방지하는 것을 특징으로 한다.-
公开(公告)号：KR1020050041403A
公开(公告)日：2005-05-04
申请号：KR1020030076570
申请日：2003-10-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 독립 패턴 형상의 게이트를 갖는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판에 액티브 영역 및 필드 영역을 구분한다. 상기 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 제1 방향으로 제1 식각하여, 예비 게이트 패턴을 형성한다. 상기 예비 게이트 패턴의 측면에 스페이서를 형성한다. 이어서, 상기 예비 게이트 패턴을 제2 방향으로 제2 식각하여, 상기 액티브 영역 상에 겹쳐지면서 독립 패턴 형태의 게이트를 형성한다. 따라서, 오버랩 마진이 증가되고 액티브 함몰 불량을 최소화할 수 있다.
-
Patent Agency Ranking
公开(公告)号：KR100542750B1
公开(公告)日：2006-01-11
申请号：KR1020030076570
申请日：2003-10-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 독립 패턴 형상의 게이트를 갖는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판에 액티브 영역 및 필드 영역을 구분한다. 상기 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 제1 방향으로 제1 식각하여, 예비 게이트 패턴을 형성한다. 상기 예비 게이트 패턴의 측면에 스페이서를 형성한다. 이어서, 상기 예비 게이트 패턴을 제2 방향으로 제2 식각하여, 상기 액티브 영역 상에 겹쳐지면서 독립 패턴 형태의 게이트를 형성한다. 따라서, 오버랩 마진이 증가되고 액티브 함몰 불량을 최소화할 수 있다.
Abstract translation: 公开了一种具有独立图案形状的栅极的半导体器件以及该半导体器件的制造方法。 由此将有源区域和场区域从半导体衬底分离。 在衬底上形成栅极氧化膜和多晶硅膜。 首先在第一方向上蚀刻多晶硅膜以形成初始栅极图案。 间隔物形成在初始栅极图案的侧表面上。 随后，在第二方向上对初始栅极图案进行第二蚀刻，以叠加在有源区上的同时以独立图案的形式形成栅极。 因此，可以增加重叠裕度并且可以使主动抑郁症失效最小化。
-
公开(公告)号：KR100510557B1
公开(公告)日：2005-08-26
申请号：KR1020030082972
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242
CPC classification number: H01L28/40 , H01L21/31637 , H01L21/31645 , H01L21/3185 , H01L21/76807 , H01L28/90
Abstract: 다미신 공정을 적용한 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 하부전극의 높이를 높이고 하부전극 이 형성된 층간절연막 내부에 하부전극 및 층간절연막의 일부를 식각하여 이중 다마신 구조 형성을 위한 트랜치를 형성한 후, 트랜치 내부에 유전막 및 상부전극을 형성한다. 따라서 상부전극 형성시 미스얼라인에 의한 금속배선의 합선(short)을 예방하고 균일한 커패시턴스를 확보할 수 있다.
-
公开(公告)号：KR1020050049099A
公开(公告)日：2005-05-25
申请号：KR1020030082972
申请日：2003-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242
CPC classification number: H01L28/40 , H01L21/31637 , H01L21/31645 , H01L21/3185 , H01L21/76807 , H01L28/90
Abstract: According to embodiments of the invention, a height of a capacitor lower electrode is increased. Portions of the lower electrode and an interlayer insulating layer are etched within the interlayer insulating layer that is formed with the lower electrode thereon, so that a trench having a double damascene structure is formed. A dielectric layer and an upper electrode are formed within the trench. Therefore, shorts between metal interconnects caused by misalignments during formation of the upper electrode are prevented and consistent capacitance values may be secured.
-
公开(公告)号：KR100512007B1
公开(公告)日：2005-09-05
申请号：KR1020030098486
申请日：2003-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 반도체 기판 상에 연마 저지막, 반사 방지막, 포토레지스트막을 순차적으로 적층한 후, 사진 식각 공정을 진행하여 액티브 영역과 필드 영역을 정의한다. 상기 필드 영역에 건식 식각 공정을 수행하여 연마 저지막을 오픈하고 반도체 기판에 트렌치를 형성한다. 이 경우, 연마 저지막의 오픈 영역 및 트렌치가 양의 기울기를 갖도록 형성한다. 이어서 반도체 기판의 트렌치의 내부에 산화막 라이너를 형성한 후, 상기 결과물에 전체적으로 질화막 라이너를 증착한다. 다음으로 트렌치를 매립하도록 산화막을 증착하고, 연마 저지막이 노출될 때까지 상기 산화막을 화학적 기계 연마한다. 이후, 전면 건식 식각 방법으로 연마 저지막을 식각하여 반도체 기판의 표면으로부터 양의 기울기로 돌출된 질화막 라이너의 하부에 연마 저지막의 일부를 잔류시킨다. 반도체 기판의 상부와 질화막 라이너의 하부 사이에 연마 저지막의 일부를 잔류시킴으로써 후속 세정 공정에서 질화막 라이너가 과도 식각되어 액티브 영역과 필드 영역의 표면 경계에서 발생하는 라이너 덴트를 감소시킬 수 있다.
-
公开(公告)号：KR1020050067501A
公开(公告)日：2005-07-05
申请号：KR1020030098486
申请日：2003-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 반도체 기판 상에 연마 저지막, 반사 방지막, 포토레지스트막을 순차적으로 적층한 후, 사진 식각 공정을 진행하여 액티브 영역과 필드 영역을 정의한다. 상기 필드 영역에 건식 식각 공정을 수행하여 연마 저지막을 오픈하고 반도체 기판에 트렌치를 형성한다. 이 경우, 연마 저지막의 오픈 영역 및 트렌치가 양의 기울기를 갖도록 형성한다. 이어서 반도체 기판의 트렌치의 내부에 산화막 라이너를 형성한 후, 상기 결과물에 전체적으로 질화막 라이너를 증착한다. 다음으로 트렌치를 매립하도록 산화막을 증착하고, 연마 저지막이 노출될 때까지 상기 산화막을 화학적 기계 연마한다. 이후, 전면 건식 식각 방법으로 연마 저지막을 식각하여 반도체 기판의 표면으로부터 양의 기울기로 돌출된 질화막 라이너의 하부에 연마 저지막의 일부를 잔류시킨다. 반도체 기판의 상부와 질화막 라이너의 하부 사이에 연마 저지막의 일부를 잔류시킴으로써 후속 세정 공정에서 질화막 라이너가 과도 식각되어 액티브 영역과 필드 영역의 표면 경계에서 발생하는 라이너 덴트를 감소시킬 수 있다.
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.019 seconds)
