公开(公告)号：KR1020090006434A

公开(公告)日：2009-01-15

申请号：KR1020070069781

申请日：2007-07-11

Applicant: 삼성전자주식회사

Inventor： 이준원 ,  김진홍 ,  정은국

IPC: H01L21/28

CPC classification number: H01L21/76804 ,  H01L21/31111 ,  H01L21/76877 ,  H01L21/823475

Abstract: The method of manufacturing the semiconductor device of the multi-layered structure is provided to prevent the short defect or the short failure caused by the contact plug. The bottom insulating layer(222) is formed on the semiconductor substrate. The upper insulating layer(231) is formed on the bottom insulating layer. The preliminary contact hole passing through the upper insulating layer and bottom insulating layer is formed. The upper contact hole(250H') extends the preliminary contact hole and passes through the upper insulating layer. The lower contact hole (222H') passes through the bottom insulating layer.

Abstract translation: 提供制造多层结构的半导体器件的方法以防止由接触插塞引起的短缺陷或短路故障。 底部绝缘层（222）形成在半导体衬底上。 上绝缘层（231）形成在底绝缘层上。 形成通过上绝缘层和底绝缘层的预接触孔。 上接触孔（250H'）延伸预接触孔并穿过上绝缘层。 下接触孔（222H'）穿过底部绝缘层。

公开(公告)号：KR1020070033534A

公开(公告)日：2007-03-27

申请号：KR1020050087800

申请日：2005-09-21

Applicant: 삼성전자주식회사

Inventor： 양형모 ,  정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  장경태 ,  안종선 ,  유창연

IPC: H01L21/20

CPC classification number: H01L21/32055 ,  H01L21/02598 ,  H01L21/268 ,  H01L21/7684 ,  H01L21/76877

Abstract: A method for manufacturing a semiconductor device is provided to prevent the generation of ablation in a crystallizing process on amorphous silicon by forming a heat radiating path within a peripheral region. An insulating layer is formed on a substrate(110) with a cell region(A) and a peripheral region(B). A plurality of contact holes are formed on the resultant structure by patterning selectively the insulating layer of the cell region. A silicon plug(125) is formed in each contact hole. An amorphous silicon layer(130as) is formed on the resultant structure. A heat radiating path(130e) is formed on the amorphous silicon layer of the peripheral region. A single crystal silicon layer is formed by applying a predetermined energy to the amorphous silicon layer.

Abstract translation: 提供一种制造半导体器件的方法，以通过在周边区域内形成热辐射路径来防止在非晶硅结晶过程中产生烧蚀。 在具有单元区域（A）和外围区域（B）的基板（110）上形成绝缘层。 通过对单元区域的绝缘层进行图案化而在所得结构上形成多个接触孔。 在每个接触孔中形成硅插头（125）。 在所得结构上形成非晶硅层（130as）。 在周边区域的非晶硅层上形成散热路径（130e）。 通过向非晶硅层施加预定的能量来形成单晶硅层。

公开(公告)号：KR100500581B1

公开(公告)日：2005-07-18

申请号：KR1020030010815

申请日：2003-02-20

Applicant: 삼성전자주식회사

Inventor： 이우성 ,  김봉현 ,  한명식 ,  정은국

IPC: H01L21/8238

CPC classification number: H01L21/28035 ,  H01L21/2652 ,  H01L21/82345

Abstract: 액티브 피팅 불량을 감소시키면서 게이트 전극을 형성하는 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판상에 게이트 절연막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 이온 주입에 의한 폴리실리콘막의 손상을 감소시키는 버퍼막을 형성한다. 상기 버퍼막상의 이온 주입 영역으로 불순물 이온을 주입하여, 상기 폴리실리콘막을 도전성 폴리실리콘막으로 형성한다. 상기 도전성 폴리실리콘막의 소정부위를 순차적으로 식각하여 게이트 전극을 형성한다. 상기 버퍼막에 의해 폴리실리콘막의 손상이 최소화되어 액티브 피팅 불량이 감소된다.

公开(公告)号：KR1020050035700A

公开(公告)日：2005-04-19

申请号：KR1020030071426

申请日：2003-10-14

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  장우순

IPC: H01L21/3213

Abstract: 반도체 소자의 콘택 식각 방법을 제공한다. 본 발명은 제2 층간 절연막의 일부를 먼저 식각한 후 상기 제2 층간 절연막 내의 홀 내벽에 스페이서를 형성한다. 이어서, 상기 제2 층간 절연막 내의 홀 내벽에 형성된 스페이서와 콘택 마스크 패턴을 식각 마스크로 나머지 제2 층간 절연막 및 제1 층간 절연막을 식각하여 비아홀을 형성한다. 이에 따라, 본 발명은 오픈 마진, 숏 마진을 개선하면서도 콘택 저항의 개선할 수 있다.

公开(公告)号：KR1020070026929A

公开(公告)日：2007-03-09

申请号：KR1020050079158

申请日：2005-08-29

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  장경태 ,  양형모 ,  유창연 ,  안종선 ,  강윤승

IPC: H01L29/78

CPC classification number: H01L21/2018 ,  H01L29/66772

Abstract: A method for manufacturing a stack type semiconductor device is provided to improve an electrical reliability by preventing the generation of voids using a spacer formed at sidewalls of a second opening of a second insulating pattern. A gate structure(109) is formed on a substrate(100). A first insulating pattern(112) with first openings is formed on the resultant structure. A seed pattern(116) made of single crystal silicon is formed in the first openings. A second insulating pattern(114) with second openings(118) for exposing the first insulating pattern to the outside is formed on the resultant structure. A spacer(122) is formed at sidewalls of each second opening of the second insulating pattern. A single crystal silicon pattern(124) is filled in the second opening.

Abstract translation: 提供一种用于制造叠层型半导体器件的方法，以通过使用形成在第二绝缘图案的第二开口的侧壁处的间隔件来产生空隙来提高电可靠性。 栅极结构（109）形成在衬底（100）上。 在所得结构上形成具有第一开口的第一绝缘图案（112）。 在第一开口中形成由单晶硅制成的种子图案（116）。 具有用于将第一绝缘图案暴露于外部的第二开口（118）的第二绝缘图案（114）形成在所得结构上。 在第二绝缘图案的每个第二开口的侧壁处形成间隔物（122）。 单晶硅图案（124）填充在第二开口中。

公开(公告)号：KR100669108B1

公开(公告)日：2007-01-15

申请号：KR1020050034519

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  김효정 ,  양형모 ,  안종선

IPC: H01L21/8244

Abstract: 단결정 실리콘막 및 상기 단결정 실리콘막과 접속하는 콘택 플러그가 구비된스택형 반도체 장치 및 그 제조에서, 상기 스택형 반도체 장치는 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴과, 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴 및 금속막 패턴을 포함한다. 상기한 스택형 반도체 장치는 금속 또는 금속 실리사이드막이 단결정 실리콘막 패턴으로 침식되는 것을 최소화할 수 있어서 동작 불량이 감소된다.

公开(公告)号：KR1020060064294A

公开(公告)日：2006-06-13

申请号：KR1020040103099

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김진홍 ,  방석철 ,  김영준 ,  정은국

IPC: H01L27/11

CPC classification number: H01L21/76829 ,  H01L21/76802 ,  H01L21/823475 ,  H01L27/1104

Abstract: 본 발명은 제 1 층간 절연막과 제 2 층간 절연막 사이에 식각저지층이 잔류함으로써 상부 금속 배선층과 하부 반도체 기판 활성 영역을 전기적으로 접속시키기 위한 콘택 홀 형성을 위한 식각 공정시 장애물로 작용하는 문제점을 해결하면서 다층 스택 구조의 에스램 셀을 갖는 반도체 소자 및 그 제조 방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판상에 제 1 층간 절연막을 증착한 후, 제 1 층간 절연막상에 콘택 플러그를 형성하고, 상기 콘택 플러그를 포함하고 있는 제 1 층간 절연막상에 상기 제 1 층간 절연막 및 후속의 제 2 층간 절연막과 식각선택비를 갖는 식각저지층 패턴을 특정영역에만 국부적으로 형성한다. 그 후, 제 2 층간 절연막을 형성하고, 박막 트랜지스터의 바디층 형성을 위한 트랜치를 상기 콘택 플러그와 접속하도록 형성한다.
에스램, 식각저지층, 트랜치, 콘택홀, 콘택 플러그

公开(公告)号：KR100546390B1

公开(公告)日：2006-01-26

申请号：KR1020030074664

申请日：2003-10-24

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  김준 ,  방석철 ,  정은국 ,  장우순 ,  안종선

IPC: H01L21/24

Abstract: MOS 트랜지스터에서 소스/드레인 영역의 상면 및 게이트 전극의 상면에 각각 금속 실리사이드층을 독립적으로 형성하는 데 있어서 소스/드레인 영역의 상면에는 금속 실리사이드층을 500℃ 이상의 고온 열처리를 통하여 형성하고, 게이트 전극의 상면에는 금속 실리사이드층을 500℃ 이하의 저온 열처리를 통하여 형성한다. 이를 위하여, 반도체 기판상에 게이트 전극과 그 위에 형성된 실리사이드화 방지막을 포함하는 적층 패턴을 형성한다. 게이트 전극의 측벽을 덮는 절연 스페이서를 형성하고, 소스/드레인 영역을 형성한다. 500 ∼ 800℃에서 소스/드레인 영역의 상면에만 선택적으로 제1 금속 실리사이드층을 형성한다. 실리사이드화 방지막을 제거하여 게이트 전극의 상면을 노출시킨다. 400 ∼ 500℃에서 게이트 전극의 상면에만 선택적으로 제2 금속 실리사이드층을 형성한다.
실리사이드, 드레인 전류, 게이트 전극, 소스/드레인

公开(公告)号：KR1020050105696A

公开(公告)日：2005-11-08

申请号：KR1020040030929

申请日：2004-05-03

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  여인준 ,  김준 ,  김진홍 ,  방석철

IPC: H01L21/336

Abstract: 고집적 반도체 장치 제조를 위한 이층 게이트 전극 구조의 반도체 소자 및 그 형성 방법이 개시된다. 본 발명에 의한 이층 게이트 전극 구조의 반도체 소자는 도핑 농도가 다른 이층 구조의 게이트 전극을 구비하고 있다. 게이트 절연막과 접촉되는 하단의 게이트 전극은 게이트 공핍을 효과적으로 억제할 수 있도록 고농도로 도핑되어 있으며, 상단의 게이트 전극은 게이트 전극 임계치의 불균일성을 억제할 수 있도록 저농도로 도핑되어 있다. 본 발명에 의한 이층 게이트 전극 구조의 반도체 소자의 형성 방법은 게이트 전극막을 이층으로 형성하는 단계와 게이트 공핍을 억제하기 위한 게이트 절연막 상의 하단 게이트 전극막 불순물을 이온 주입하는 단계와, 게이트 손상을 억제할 수 있도록 조절된 상단 게이트 전극막 불순물을 이온 주입하는 단계를 포함한다.

公开(公告)号：KR1020010105645A

公开(公告)日：2001-11-29

申请号：KR1020000026317

申请日：2000-05-17

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김민 ,  김성태

IPC: H01L21/304

Abstract: Chimeric genes are disclosed. One chimeric gene encodes a plant lysine ketoglutarate reductase and a second chimeric gene encodes lysine- insensitive dihydrodipicolinic acid synthase (DHDPS) which is operably linked to a plant chloroplast transit sequence, all operably linked to plant seed-specific regulatory sequences. Methods for their use to produce increased levels of lysine in the seeds of transformed plants are provided.

Abstract translation: 披露嵌合基因。 一个嵌合基因编码植物赖氨酸酮戊二酸还原酶，第二个嵌合基因编码赖氨酸不敏感的二氢吡啶二羧酸合酶（DHDPS），其可操作地连接到植物叶绿体转运序列，全部可操作地连接到植物种子特异性调节序列。 提供了其用于在转化植物的种子中产生增加的赖氨酸水平的方法。