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公开(公告)号：KR1020170066082A
公开(公告)日：2017-06-14
申请号：KR1020150172660
申请日：2015-12-04
Applicant: 삼성전자주식회사
CPC classification number: G11C29/38 , G11C29/36 , G11C29/50012 , G11C2029/3602 , G11C2029/5004
Abstract: 본발명에따른 BIST 회로는제 1 테스트파라미터및 제 2 테스트파라미터를포함하는다수의테스트파라미터들을기반으로테스트패턴을생성하여적어도하나의메모리코어에대한테스트를수행하고, 상기 BIST 회로의동작방법은, 상기제 1 테스트파라미터의스윕시작포인트및 스윕종료포인트를포함하는스윕범위를설정하는단계, 상기제 1 테스트파라미터의상기스윕시작포인트부터상기스윕종료포인트까지각각의스윕포인트에대응하는다수의제 1테스트패턴들을생성하여, 상기메모리코어에제공하는단계, 상기메모리코어로부터상기다수의제 1테스트패턴들각각에대응하는출력데이터를수신하여기준데이터와비교하는단계, 상기비교결과들을기반으로제 1 테스트결과정보를생성하는단계를더 포함하는것을특징으로한다.
Abstract translation: 根据本发明BIST电路包括第一测试参数和所述第二基于多个测试参数，包括通过对所述至少一个存储器核心的测试，以及所述BIST电路的操作的方法测试参数的测试图案， 包含上述第1多个所述对应于每个扫描点设定扫描范围的开始第一测试参数点的扫描和扫描终点，从第一测试参数的扫描开始点的第一至扫描终点 以产生第一测试图案，在步骤中，该方法包括：接收对应于所述多个从存储器芯的基准数据进行比较的第一测试图案的输出数据的基础上，提供如权利要求的存储器核心的比较的结果 1测试结果信息。
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公开(公告)号：KR1020090030078A
公开(公告)日：2009-03-24
申请号：KR1020070095404
申请日：2007-09-19
Applicant: 삼성전자주식회사
IPC: G11C16/34
CPC classification number: G06F11/1417 , G06F11/1004 , G06F11/2284 , G11C29/42 , G11C16/0483
Abstract: A semiconductor memory device and a boot loading method thereof are provided to safely perform a booting operation of a memory system by performing an error detection operation about a boot code. A semiconductor memory device includes a memory and a controller. The memory(110) stores a boot code. The controller(120) loads the boot code from the memory in power up, and performs an error detection operation about the boot code. The controller repeats a boot code loading and the error detection operation until an error detection result is passed. The memory is a flash memory. The error detection operation is performed on an ECC(Error Correction Code) circuit.
Abstract translation: 提供半导体存储器件及其引导加载方法，以通过执行关于引导代码的错误检测操作来安全地执行存储器系统的引导操作。 半导体存储器件包括存储器和控制器。 存储器（110）存储引导代码。 控制器（120）上电加载来自存储器的引导代码，并且执行关于引导代码的错误检测操作。 控制器重复启动代码加载和错误检测操作，直到通过错误检测结果。 内存是闪存。 在ECC（纠错码）电路上执行错误检测操作。
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公开(公告)号：KR100536603B1
公开(公告)日：2005-12-14
申请号：KR1020030046799
申请日：2003-07-10
Applicant: 삼성전자주식회사
IPC: H03L7/00
CPC classification number: H02M3/073
Abstract: 본 발명은 일반 동작 모드와 테스트 동작 모드에서 동시에 사용가능하도록 한 전하 펌프 회로에 관한 것이다. 본 발명에 따른 전하 펌프 회로는 차지 펌프부와; 상기 차지 펌프부의 출력전압의 레벨을 감지하기 위한 레벨 감지부와; 상기 레벨 감지부의 레벨 감지신호에 따라 펄스신호들을 발생하는 오실레이터와; 전원전압과 외부 고전압 중에서 어느 하나를 선택하는 선택기와; 상기 선택기에 검출신호를 보내는 검출기를 포함하는 것을 특징으로 한다. 상기 전하 펌프 회로에 의하면 짧은 시간 동안에 원하는 출력전압을 얻을 수 있다.
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公开(公告)号：KR1020060027175A
公开(公告)日：2006-03-27
申请号：KR1020040076031
申请日：2004-09-22
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 더 자세하게는 불휘발성의 플래쉬 메모리에서 고전압 발생장치에 사용되는 발진회로에 관한 것이다.
본 발명의 발진회로는 서로 반대위상을 가지는 제1 및 제2 궤환신호와 일정한 전압레벨을 가지는 기준전압을 입력으로 하고, 제1 및 제2 궤환신호에 제어되어 각기 변동되는 제1 및 제2 검출신호를 출력하는 검출부와 기준전압과 제1 검출신호의 전압레벨을 비교하여 제1 비교신호를 출력하고, 기준전압과 제2 검출신호의 전압레벨을 비교하여 제2 비교신호를 출력하는 비교부 그리고, 제1 비교신호와 제2 비교신호를 입력으로 하여 발진신호를 생성하는 래치부 및 발진신호를 이용하여 제1 궤환신호 및 제2 궤환신호를 생성하는 재기동부를 구비한다.
발진회로, POWER DIPPING, OSCILLATION, FLASH MEMORY-
公开(公告)号：KR100626387B1
公开(公告)日：2006-09-20
申请号：KR1020040076031
申请日：2004-09-22
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 더 자세하게는 불휘발성의 플래쉬 메모리에서 고전압 발생장치에 사용되는 발진회로에 관한 것이다.
본 발명의 발진회로는 서로 반대위상을 가지는 제1 및 제2 궤환신호와 일정한 전압레벨을 가지는 기준전압을 입력으로 하고, 제1 및 제2 궤환신호에 제어되어 각기 변동되는 제1 및 제2 검출신호를 출력하는 검출부와 기준전압과 제1 검출신호의 전압레벨을 비교하여 제1 비교신호를 출력하고, 기준전압과 제2 검출신호의 전압레벨을 비교하여 제2 비교신호를 출력하는 비교부 그리고, 제1 비교신호와 제2 비교신호를 입력으로 하여 발진신호를 생성하는 래치부 및 발진신호를 이용하여 제1 궤환신호 및 제2 궤환신호를 생성하는 재기동부를 구비한다.
발진회로, POWER DIPPING, OSCILLATION, FLASH MEMORYAbstract translation: 非易失性闪存中的高电压发生装置中使用的振荡电路技术领域本发明涉及半导体存储装置，更具体地说，
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Patent Agency Ranking
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公开(公告)号：KR1020040079119A
公开(公告)日：2004-09-14
申请号：KR1020030014048
申请日：2003-03-06
Applicant: 삼성전자주식회사
IPC: G11C16/30
Abstract: PURPOSE: A voltage regulating circuit and a non-volatile semiconductor memory device by using the same are provided to reduce the number of the resistors and the switches although a multi-level voltage is generated. CONSTITUTION: A voltage regulating circuit includes a voltage divider(213), a comparator(201), a driver(202) and a controller(214). The voltage divider(213) divides the output voltage and outputs the divided voltage. The comparator(201) determines whether the divided voltage is lower than the reference voltage or not. The driver(202) is connected between the input voltage and the output voltage and is driven in response to the determination result of the comparator(201). The controller(214) controls the voltage divider(213) so as to gradually change the output voltage. And, the voltage divider(213) is provided with a plurality of resistors(203-208) capable of varying the resistance of the voltage divider(213) in response to the control of the controller(214).
Abstract translation: 目的：提供电压调节电路和使用它的非易失性半导体存储器件，以减少电阻和开关的数量，尽管产生多电平电压。 构成：电压调节电路包括分压器（213），比较器（201），驱动器（202）和控制器（214）。 分压器（213）分压输出电压并输出分压。 比较器（201）判断分压是否低于基准电压。 驱动器（202）连接在输入电压和输出电压之间，并且响应于比较器（201）的确定结果被驱动。 控制器（214）控制分压器（213）以逐渐改变输出电压。 并且，分压器（213）具有能够响应于控制器（214）的控制而改变分压器（213）的电阻的多个电阻器（203-208）。
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公开(公告)号：KR100851550B1
公开(公告)日：2008-08-11
申请号：KR1020070019796
申请日：2007-02-27
Applicant: 삼성전자주식회사
IPC: G01R19/165 , G11C29/00 , G01R31/26 , G01R31/28
CPC classification number: G01R31/3004 , G11C29/02 , G11C29/021 , G11C29/1201 , G11C29/48 , G11C29/56
Abstract: A test system and a high voltage measuring method thereof are provided to measure a large number of devices to be tested at the same time by sharing a channel in the test system and applying a voltage on the shared channel. A test system includes plural devices(2200-2500) to be tested and a test apparatus(2100). The test apparatus and the devices to be tested share common channels. The test apparatus applies an external voltage to the shared channel and measures high voltages from the devices to the tested. A voltage level of the external voltage gradually decreases or increases. The test apparatus compares the voltage level of the external voltage with the high voltage from an inner portion of the devices to be tested and determines whether the high voltage is generated in the devices based on the compared result.
Abstract translation: 提供一种测试系统及其高电压测量方法，通过在测试系统中共享一个通道并在共享通道上施加电压来同时测量大量待测试的设备。 测试系统包括待测试的多个设备（2200-2500）和测试设备（2100）。 被测设备和被测设备共用通道。 测试设备向共享通道施加外部电压，并测量从设备到测试的高电压。 外部电压的电压电平逐渐降低或增加。 测试装置将外部电压的电压电平与待测试器件的内部部分的高电压进行比较，并且基于比较结果来确定器件中是否产生高电压。
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公开(公告)号：KR100729351B1
公开(公告)日：2007-06-15
申请号：KR1020040117618
申请日：2004-12-31
Applicant: 삼성전자주식회사
IPC: G11C16/24
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/24
Abstract: 본 발명은 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수개의 비트라인들에 연결되는 셀 어레이, 상기 셀 어레이에 프로그램될 데이터를 저장하는 페이지 버퍼, 그리고 상기 페이지 버퍼에 저장된 데이터에 따라 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 비트라인 셋업회로를 포함한다. 본 발명은 프로그램 동작시 비트라인 셋업 과정과 페이지 버퍼에 저장된 데이터를 비트라인에 로딩하는 과정에서 모든 비트라인들을 동시에 셋업하지 않고 일정 단위로 순차적으로 셋업한다. 본 발명에 의하면, 비트라인 셋업 과정 및 비트라인에 데이터를 로딩하는 과정에서 발생되는 커플링 커패시턴스의 영향을 줄일 수 있고 프로그램의 페일 현상을 방지할 수 있다.
Abstract translation: NAND快闪存储器件及其编程方法技术领域本发明涉 根据单元阵列中根据本发明的在多条位线的某一单元NAND快闪存储器装置，存储在存储数据中的数据，以在单元阵列页缓冲器和耦合到所述多个位线的页缓冲器编程 以及用于顺序设置位线的位线设置电路。 本发明在预定的单元中顺序地设置位线，而无需在位线设置过程中同时设置所有的位线，并且在位线中设置存储在页缓冲器中的数据。 根据本发明，可以减小在位线设置处理和位线数据加载处理中产生的耦合电容的影响，并且防止程序失败。
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公开(公告)号：KR1020060079427A
公开(公告)日：2006-07-06
申请号：KR1020040117618
申请日：2004-12-31
Applicant: 삼성전자주식회사
IPC: G11C16/24
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/24
Abstract: 본 발명은 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수개의 비트라인들에 연결되는 셀 어레이, 상기 셀 어레이에 프로그램될 데이터를 저장하는 페이지 버퍼, 그리고 상기 페이지 버퍼에 저장된 데이터에 따라 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 비트라인 셋업회로를 포함한다. 본 발명은 프로그램 동작시 비트라인 셋업 과정과 페이지 버퍼에 저장된 데이터를 비트라인에 로딩하는 과정에서 모든 비트라인들을 동시에 셋업하지 않고 일정 단위로 순차적으로 셋업한다. 본 발명에 의하면, 비트라인 셋업 과정 및 비트라인에 데이터를 로딩하는 과정에서 발생되는 커플링 커패시턴스의 영향을 줄일 수 있고 프로그램의 페일 현상을 방지할 수 있다.
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