公开(公告)号：KR101465703B1

公开(公告)日：2014-11-28

申请号：KR1020080015441

申请日：2008-02-20

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 이경우 ,  구자흠 ,  박완재 ,  장종광 ,  스탄데르트,데오도로스이.

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/76816 ,  H01L21/76829 ,  H01L21/823807 ,  H01L21/823871

Abstract: 듀얼 스트레스 라이너 반도체 소자들 내에서 비아 콘택트들을 형성하는 반도체 제조 방법들이 제공된다. 이 방법들에 의하면, 비아 콘택트 개구들을 듀얼 스트레스 라이너 구조의 오버랩 영역들과 넌오버랩 영역들을 관통하여 식각하여, 아래의 살리사이드 콘택트들과 다른 소자 콘택트들을 노출시킬 때, 듀얼 스트레스 라이너의 넌오버랩 영역들 아래의 콘택 영역들이 과다 식각되는 것과 같은 결함 메커니즘들을 경감하거나 제거할 수 있다.
듀얼 스트레스 라이너, CMOS 소자, 비아 컨택트

公开(公告)号：KR101192410B1

公开(公告)日：2012-10-17

申请号：KR1020070086749

申请日：2007-08-28

Applicant: 삼성전자주식회사 ,  인터내셔널 비지니스 머신즈 코포레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  김재학 ,  천,통칭 ,  린,이시엉

IPC: H01L21/28

CPC classification number: H01L21/76802 ,  H01L21/02063 ,  H01L21/31116 ,  H01L21/31144

Abstract: 배선 구조 형성 방법이 제공된다. 배선 구조 형성 방법은 반도체 기판 상에 제 1 유전 상수를 갖는 제 1 절연층을 형성하고, 제 1 절연층 상에 제 1 유전 상수보다 높은 제 2 유전 상수를 갖는 하드 마스크층을 형성하고, 하드 마스크층의 상면에 포토레지스트층을 패터닝하고, 패터닝된 포토레지스트층을 식각 마스크로 이용하여, 제 1 절연층을 노출시키는 개구부를 정의하기 위한 하드 마스크층을 선택적으로 식각하고, 하드 마스크층의 상면을 노출시키는 애싱 공정을 수행하여 패터닝된 포토레지스트층을 하드 마스크층으로부터 제거하고, 하드 마스크 층의 상면에 직접적으로 폴리머 잔류물이 축적되는 동안 식각 마스크로 하드 마스크층을 이용하여, 개구부와 반대로 연장되는 제 1 절연층의 일부분을 선택적으로 식각하는 것을 포함한다.
다마신, 폴리머 잔류물, 절연층, 비아

公开(公告)号：KR1020070049992A

公开(公告)日：2007-05-14

申请号：KR1020060110491

申请日：2006-11-09

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김재학 ,  박완재 ,  린,이-슝

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/31144 ,  H01L21/76811

Abstract: 본 발명은 이중 다마신 공정을 이용하여 저유전율 물질층(low-k materials) 내에 콘택 구조를 형성하는 방법에 관한 것으로 이중 다마신 공정을 이용한 비아 형성 방법은 리세스부 내에 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 보호 스페이서를 유지하면서, 에싱 공정을 이용하여 저유전율 물질층 내의 리세스부로부터 대상물질층을 제거하는 것을 사용함으로써 효과적인 콘택 구조 형성 방법을 제공한다.
이중 다마신 공정, 콘택 구조, 저유전율 물질층, 에싱 공정

公开(公告)号：KR100524913B1

公开(公告)日：2005-12-21

申请号：KR1019980046239

申请日：1998-10-30

Applicant: 삼성전자주식회사

Inventor： 김지수 ,  신경섭 ,  박완재

IPC: H01L21/306

Abstract: 플라즈마를 이용하는 반도체 제조 장치의 뷰포트(view-port)에 이물이 부착되는 것을 방지하기 위한 자계 발생 수단을 갖춘 반도체 제조 장치에 관하여 개시한다. 본 발명에서는 플라즈마 반응에 의하여 반도체 제조를 위한 소정의 공정을 행하는 플라즈마 발생 챔버와, 상기 플라즈마 발생 챔버의 내부를 모니터링하기 위하여 상기 플라즈마 발생 챔버의 일측 벽에 형성된 뷰포트(view-port)와, 상기 뷰포트상에 자계 라인을 형성시키기 위한 자계 발생 수단을 포함하는 것을 특징으로 하는 반도체 제조 장치를 제공한다.

公开(公告)号：KR1020040025287A

公开(公告)日：2004-03-24

申请号：KR1020020057192

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  김일구 ,  하상록 ,  이경우

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: PURPOSE: Dual damascene process is provided to be capable of protecting a lower interconnection without forming an oxide pillar. CONSTITUTION: The first etch stop layer(150), a lower IMD(InterMetal Dielectric)(170), the second etch stop layer(190) and an upper IMD(210) are sequentially formed on a substrate(100) having a lower interconnection(130). The first recessed region(220) is formed to expose the first etch stop layer by patterning the resultant structure. A lower passivation layer(250) is formed on the resultant structure including the first recessed region. The second recessed region having a relatively wide width is formed by patterning the lower passivation layer and the upper IMD. At this time, the lower passivation pattern is formed on the bottom of the first recessed region(220) by using an etch gas in which the etching selectivity of the upper IMD(210) with the lower passivation layer(250) is 05-1.5.

Abstract translation: 目的：提供双镶嵌工艺以能够保护较低的互连而不形成氧化物柱。 构成：在具有较低互连的衬底（100）上依次形成第一蚀刻停止层（150），下部IMD（InterMetal介质）（170），第二蚀刻停止层（190）和上部IMD（210） （130）。 第一凹陷区域（220）被形成为通过对所得到的结构进行构图而露出第一蚀刻停止层。 在包括第一凹陷区域的所得结构上形成下钝化层（250）。 具有较宽宽度的第二凹陷区域通过对下部钝化层和上部IMD进行构图而形成。 此时，通过使用其中具有下钝化层（250）的上IMD（210）的蚀刻选择性为05-1.5℃的蚀刻气体，在第一凹陷区域（220）的底部上形成较低的钝化图案 。

公开(公告)号：KR1020020032784A

公开(公告)日：2002-05-04

申请号：KR1020000063438

申请日：2000-10-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/28

CPC classification number: H01L27/10894 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823475 ,  H01L27/10873

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to allow the formation of a plug node in a cell region without reducing a thickness of a capping layer on a gate electrode in a peripheral region. CONSTITUTION: While the peripheral region(P) is covered with a mask, self-aligned contact holes are formed in the cell region(C) by using the capping layer(18) on the top of each gate electrode(G1-G3) and a spacer on a sidewall of each gate electrode. Then a polysilicon layer is formed on the entire regions. The polysilicon layer is firstly etched back with an etch gas having high etch rate to polysilicon so that the capping layer(18b) in the peripheral region(P) may be not exposed. The polysilicon layer is then secondly etched back with another etch gas, which has high etch selectivity to the capping layer(18, 18b) without causing a loading effect. Preferably, an etch gas including Cl2 is used for the first etch-back, and HBr gas is used for the second etch-back. By performing etch-back in twice, polysilicon nodes(24a) are formed in the self-aligned contact holes in the cell region(C).

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以允许在单元区域中形成插塞节点，而不会减小外围区域中的栅电极上的覆盖层的厚度。 构成：在外围区域（P）被掩模覆盖的同时，通过使用每个栅电极（G1-G3）的顶部上的覆盖层（18），在单元区域（C）中形成自对准的接触孔， 每个栅电极的侧壁上的间隔物。 然后在整个区域上形成多晶硅层。 首先用具有高蚀刻速率的蚀刻气体将多晶硅层回蚀刻到多晶硅，使得周边区域（P）中的覆盖层（18b）可能不暴露。 然后用另一种蚀刻气体二次蚀刻多晶硅层，该蚀刻气体对封盖层（18,18b）具有高蚀刻选择性，而不引起负载效应。 优选地，包括Cl 2的蚀刻气体用于第一次回蚀，并且HBr气体用于第二次回蚀。 通过进行两次回蚀，在单元区域（C）中的自对准接触孔中形成多晶硅结点（24a）。

公开(公告)号：KR1019970052770A

公开(公告)日：1997-07-29

申请号：KR1019950059356

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 박성준 ,  최지환 ,  박완재

IPC: H01L21/3065

Abstract: 본 발명은 반도체 장치의 제조를 위한 플라즈마 형성단계에 점화단계를 첨가하여 저압에서 개스 유량의 변화없이 플라즈마 점화를 안정적으로 수행할 수 있는 반도체 장치의 제조를 위한 플라즈마 점화방법에 관한 것으로, 플라즈마 에처에서 반도체 장치의 식각공정을 수행하기 전 단계인 안정화 단계에서의 압력을 상기 플라즈마 에처에서 사용되는 압력조건에 비해 상대적으로 높은 값을 갖도록 설정해 주는 공정을 포함하고 있다. 이와같은 방법에 의해서, 플라즈마 에치에서 식각공정을 수행하기 위하여 RF를 온하였을 때 플라즈마가 점화되지 않은 것을 방지할 수 있다.

公开(公告)号：KR1020090007523A

公开(公告)日：2009-01-19

申请号：KR1020080015441

申请日：2008-02-20

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 이경우 ,  구자흠 ,  박완재 ,  장종광 ,  스탄데르트,데오도로스이.

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/76816 ,  H01L21/76829 ,  H01L21/823807 ,  H01L21/823871

Abstract: A method for forming a contact of a dual stress liner complementary metal oxide semiconductor device is provided to etch via contact openings through overlap domains and non overlap domains of a DSL structure, thereby removing combination mechanisms such as excessive etching of contact domains. An insulating layer is formed on a DSL(Dual Stress Liner) structure. A partial via hole pattern is formed within the insulating layer to the DSL structure. The partial via hole pattern comprises a partial via hole extended to first or second stress liners(140,160) in a non overlap domain of the DSL structure, and a partial via hole extended to the second stress liner in the overlap domain(105) of the DSL structure. In the overlap domain of the DSL structure, a part of the second stress liner layer exposed through partial via holes is selectively etched. The via hole of the overlap domains are extended to the first stress liner. Parts of the first and second stress liner layers exposed through partial via holes at the overlap and non-overlap domains of the DSL structure are simultaneously etched. Via contact holes(301',302',303',304') extended to the via contact domains are formed.

Abstract translation: 提供了形成双重应力衬垫互补金属氧化物半导体器件的接触的方法，以通过接触开口蚀刻通过DSL结构的重叠域和非重叠域，从而去除组合机制，例如接触域的过度蚀刻。 在DSL（双重应力衬垫）结构上形成绝缘层。 在DSL结构的绝缘层内形成部分通孔图案。 部分通孔图案包括延伸到DSL结构的非重叠区域中的第一或第二应力衬垫（140,160）的部分通孔，以及延伸到所述DSL结构的重叠域（105）中的第二应力衬垫的部分通孔 DSL结构。 在DSL结构的重叠区域中，通过部分通孔暴露的第二应力衬垫层的一部分被选择性地蚀刻。 重叠区域的通孔延伸到第一应力衬垫。 同时蚀刻在DSL结构的重叠和非重叠域处通过部分通孔暴露的第一和第二应力衬垫层的部分。 通过延伸到通孔接触区域的接触孔（301'，302'，303'，304'）形成。

公开(公告)号：KR1020080082442A

公开(公告)日：2008-09-11

申请号：KR1020080013580

申请日：2008-02-14

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  인피니언 테크놀로지스 아게 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 장종광 ,  박완재 ,  지후앙하오렌 ,  쏘우렌 ,  리핀스키메티아스 ,  미샤쉐일렌드라

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  G03F7/70875

Abstract: A method for forming a mask pattern on a semiconductor wafer is provided to improve the critical dimension of a mask pattern by depositing an electrical insulating layer on a mask pattern. A first electrical insulating layer is formed on a semiconductor wafer(102). A mask pattern is formed on the first electrical insulating layer(104). Temperature of the semiconductor wafer is controlled and, simultaneously, a second electrical insulating layer having deposition rate characteristic depending on temperature is deposited on the mask pattern to realize a nonuniform center-to-edge temperature profile, so that a first region of the mask pattern elongating adjacent to a peripheral region of the semiconductor wafer is selectively extended with respect to a second region of the mask pattern elongating adjacent to an inner of the semiconductor wafer(106,108). The first electrical insulating layer is selectively etched by using a mask pattern having the selective-extended region as an etch mask(110).

Abstract translation: 提供了在半导体晶片上形成掩模图案的方法，以通过在掩模图案上沉积电绝缘层来改善掩模图案的临界尺寸。 第一电绝缘层形成在半导体晶片（102）上。 在第一电绝缘层（104）上形成掩模图案。 控制半导体晶片的温度，同时，具有取决于温度的沉积速率特性的第二电绝缘层沉积在掩模图案上，以实现不均匀的中心到边缘温度分布，使得掩模图案的第一区域 相对于与半导体晶片（106,108）的内部相邻延伸的掩模图案的第二区域，相邻于半导体晶片的周边区域的延伸选择性地延伸。 通过使用具有选择性扩展区域的掩模图案作为蚀刻掩模（110）来选择性地蚀刻第一电绝缘层。

公开(公告)号：KR100843138B1

公开(公告)日：2008-07-02

申请号：KR1020060110491

申请日：2006-11-09

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김재학 ,  박완재 ,  린,이-슝

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/31144 ,  H01L21/76811

Abstract: 본 발명은 이중 다마신 공정을 이용하여 저유전율 물질층(low-k materials) 내에 콘택 구조를 형성하는 방법에 관한 것으로 이중 다마신 공정을 이용한 비아 형성 방법은 저유전율 물질층 내에 리세스부를 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 보호 스페이서층을 형성하고, 보호 스페이서층 상에 리세스부를 채우는 대상물질층을 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 있는 보호 스페이서층을 유지하면서, 에싱(ashing) 공정을 이용하여 저유전율 물질층 내 리세스부로부터 대상물질층을 제거하는 것을 포함한다.
이중 다마신 공정, 콘택 구조, 저유전율 물질층, 에싱 공정