公开(公告)号：KR1020030088327A

公开(公告)日：2003-11-19

申请号：KR1020020026439

申请日：2002-05-14

Applicant: 삼성전자주식회사

Inventor： 정규찬

IPC: H01L21/68

Abstract: PURPOSE: A load port and an FOUP(Front Opening Unified Pod) are provided to be capable of smoothly switching an FOUP door by improving the structure of a latch key. CONSTITUTION: A load port of a wafer transfer system is provided with a load port body for transferring a wafer, a load port pod installed at one end portion of the load port body for loading an FOUP, and a door opener of the FOUP installed at the other end portion of the load port body. At this time, the door opener includes a latch key(112). The latch key includes an octagon type center portion(114) and a plurality of trapezium type wing portions(116) connected to the long sides of the center portion. Preferably, the latch key is made of steel.

Abstract translation: 目的：提供一个装载端口和一个FOUP（前开口统一荚），通过提高闩锁键的结构能够平稳地切换FOUP门。 构成：晶片传送系统的装载端口设置有用于传送晶片的装载端口主体，安装在装载端口主体的一端部的装载端口盒，用于装载FOUP，以及安装在FOUP的开启装置 负载端口主体的另一端部。 此时，开门器包括闩锁键（112）。 闩锁键包括连接到中心部分的长边的八边形中心部分（114）和多个梯形翼部分（116）。 优选地，闩锁键由钢制成。

公开(公告)号：KR1020000073054A

公开(公告)日：2000-12-05

申请号：KR1019990016079

申请日：1999-05-04

Applicant: 삼성전자주식회사

Inventor： 곽규환 ,  김기상 ,  정규찬

IPC: H01L21/306

Abstract: PURPOSE: A semiconductor etching equipment for dry-etching an oxidation layer is provided to save money for purchasing an expensive gas dispensing plate, by using a process wafer to control an etching selectivity of the oxidation layer formed on the wafer instead of using the gas dispensing plate. CONSTITUTION: A semiconductor etching equipment for dry-etching an oxidation layer comprises an etching chamber(4), a lower electrode(34), an upper electrode(32), a radio frequency power source, a reaction gas supply unit, a pressure control unit and a process wafer(36). A process for dry-etching the oxidation layer is processed in the etching chamber. The wafer on which the oxidation layer is formed is settled in the lower electrode in the etching chamber. The upper electrode separated a predetermined interval from the lower electrode is established in the etching chamber. The radio frequency power source applies a radio frequency power to the lower and upper electrodes. The reaction gas supply unit supplies a reaction gas into the etching chamber. The pressure control unit controls inner pressure of the etching chamber. The process wafer adjusts an etching selectivity of the oxidation layer, fixed on the upper electrode by a fixing unit.

Abstract translation: 目的：提供用于干蚀刻氧化层的半导体蚀刻设备，以节省用于购买昂贵的气体分配板的费用，通过使用处理晶片来控制形成在晶片上的氧化层的蚀刻选择性，而不是使用气体分配 盘子。 构成：用于干蚀刻氧化层的半导体蚀刻设备包括蚀刻室（4），下电极（34），上电极（32），射频电源，反应气体供应单元，压力控制 单元和处理晶片（36）。 在蚀刻室中处理用于干蚀刻氧化层的工艺。 其上形成有氧化层的晶片沉积在蚀刻室中的下电极中。 在蚀刻室中建立了与下电极隔开预定间隔的上电极。 射频电源对下电极和上电极施加射频电力。 反应气体供给单元将反应气体供给到蚀刻室。 压力控制单元控制蚀刻室的内部压力。 工艺晶片通过定影单元调节氧化层的蚀刻选择性，固定在上电极上。

公开(公告)号：KR1019990065173A

公开(公告)日：1999-08-05

申请号：KR1019980000342

申请日：1998-01-09

Applicant: 삼성전자주식회사

Inventor： 고동환 ,  정규찬 ,  이휘건

IPC: H01L21/31

Abstract: 본 발명은 에치백 후 에스오지막 상에 형성된 폴리머를 용이하게 제거할 수 있는 반도체장치 제조용 에스오지막 형성방법에 관한 것이다.
본 발명은, 특정막이 형성된 반도체기판 상에 에스오지막을 형성하는 단계, 상기 반도체기판 상의 에스오지막을 반응가스를 사용하여 에치백하는 단계 및 상기 에치백에 의해서 반도체기판 상에 형성된 폴리머를 수소가스 및 질소가스가 일정한 비율로 혼합된 식각가스를 사용하여 플라즈마 식각하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 에치백된 에스오지막에 균열이 발생되는 것을 방지하며, 에스오지막 상에 존재하는 폴리머를 용이하게 제거할 수 있는 효과가 있다.

公开(公告)号：KR1020030008869A

公开(公告)日：2003-01-29

申请号：KR1020010043870

申请日：2001-07-20

Applicant: 삼성전자주식회사

Inventor： 김기상 ,  정규찬

IPC: H01L21/68

Abstract: PURPOSE: An electrostatic fixing apparatus for fixing a processing target of a plasma processing apparatus and a method for the same are provided to perform easily a chucking process and a dechucking process of the processing target by using selectively a bipolar mode and a unipolar mode. CONSTITUTION: An electrostatic fixing apparatus(200) is installed in the inside of a chamber(100). The electrostatic fixing apparatus(200) has an insulating flat plate(202) and the first electrode(210). A ring-shaped groove is formed on a center portion of the insulating flat plate(202). The second electrode(220) is formed by inserting an insulator(224) into the groove. A negative electrode of the first power source(212) is connected with the first electrode(210). A positive electrode of the first power source(212) is connected with the second electrode(220). A wafer(300) is loaded on a surface of the electrostatic fixing apparatus(200). The third electrode(230) is buried into a peripheral portion of the insulating flat plate(202).

Abstract translation: 目的：提供一种用于固定等离子体处理装置的处理对象的静电定影装置及其方法，以便通过选择性地使用双极模式和单极模式来容易地进行处理对象的夹持处理和解扣处理。 构成：静电定影装置（200）安装在室（100）的内部。 静电定影装置（200）具有绝缘平板（202）和第一电极（210）。 在绝缘平板（202）的中央部形成有环状的槽。 第二电极（220）通过将绝缘体（224）插入凹槽中而形成。 第一电源（212）的负电极与第一电极（210）连接。 第一电源（212）的正电极与第二电极（220）连接。 将晶片（300）装载在静电定影装置（200）的表面上。 第三电极（230）被埋入绝缘平板（202）的周边部分。

公开(公告)号：KR100291331B1

公开(公告)日：2001-07-12

申请号：KR1019980031545

申请日：1998-08-03

Applicant: 삼성전자주식회사

Inventor： 정규찬 ,  최광석 ,  정진항 ,  김영선 ,  이홍

IPC: H01L21/027

Abstract: PURPOSE: An apparatus for fabricating a semiconductor device and a method for forming a pattern of a semiconductor device are provided to form a uniform and desired contact hole pattern by performing a flow process on a photoresist pattern. CONSTITUTION: A wafer loading portion(42) is used for loading a wafer cassette including a multitude of wafer. An HMDS coating portion(34) is used for increasing an adhesive strength of a photoresist on a surface of the wafer. A developing portion(44) is used for performing a developing process for the exposed wafer and forming a photoresist pattern on the wafer. A soft bake portion(37) is used for removing a solvent from the wafer. A PEB(Post Exposure Bake) portion(42) is used for removing a standing wave from the wafer. A hard bake portion(40) is used for hardening the photoresist pattern. A UV(Ultra-Violet) bake portion(48) is used for irradiating a UV ray to the developed wafer.

公开(公告)号：KR1020000074615A

公开(公告)日：2000-12-15

申请号：KR1019990018665

申请日：1999-05-24

Applicant: 삼성전자주식회사

Inventor： 김기상 ,  양백화 ,  정규찬

IPC: H01L21/306

Abstract: PURPOSE: A gas injector of a semiconductor apparatus is provided to uniformly inject gas on the entire surface of a wafer for an improved etching uniformity, by controlling an etch process by portions of the wafer. CONSTITUTION: A gas injector of a semiconductor apparatus comprises an upper plate(52), a plurality of gas injection holes(54a,54b) and a gas distribution plate. The upper plate includes an upper board(52a), an external wall(52c) and a distribution curtain(52b). The external wall is a circular shape, projected along an edge of the upper board. The distribution curtain is established inside the external curtain. The plurality of gas injection holes corresponds to a space distributed by the distribution curtain, established on the upper plate. The gas distribution plate has a plurality of holes forming a space between the gas distribution plate and the upper board, coupled to the upper plate.

Abstract translation: 目的：提供半导体装置的气体注入器，以通过控制晶片的一部分的蚀刻工艺，将气体均匀地注入到晶片的整个表面上以提高蚀刻均匀性。 构成：半导体装置的气体注入器包括上板（52），多个气体注入孔（54a，54b）和气体分配板。 上板包括上板（52a），外壁（52c）和分配帘（52b）。 外壁是沿着上板的边缘突出的圆形形状。 分配窗帘设在外帘内。 多个气体注入孔对应于由分配幕分配的空间，建立在上板上。 气体分配板具有多个孔，其在气体分配板和上板之间形成有与上板连接的空间。

公开(公告)号：KR100265287B1

公开(公告)日：2000-10-02

申请号：KR1019980014228

申请日：1998-04-21

Applicant: 삼성전자주식회사

Inventor： 김기상 ,  정규찬 ,  곽규환

IPC: H01L21/306

CPC classification number: H01L21/67161 ,  H01L21/67167 ,  H01L21/67173 ,  H01L21/67178 ,  H01L21/67184 ,  Y10S414/135 ,  Y10S414/137 ,  Y10S414/139 ,  Y10S414/141

Abstract: PURPOSE: A multi-chamber system in etching equipment for manufacturing a semiconductor device is provided to reduce a size of a chamber system by forming as a multitude of process chamber to a structure of multi-layer. CONSTITUTION: A cassette stage(42) loads a cassette(41) including wafers(1). A rectangular transfer path has a space for transferring the wafers(2). The rectangular transfer path is contacted with the cassette stage(42). A multitude of process chamber(45) is arranged at a side of the rectangular transfer path. A wafer transfer portion(52) is installed at the rectangular transfer path. The wafer transfer portion(52) loads or unloads the wafers(1) leaded on the cassette stage(42) to process chambers(45).

Abstract translation: 目的：提供用于制造半导体器件的蚀刻设备中的多室系统，以通过将多个处理室形成为多层结构来减小室系统的尺寸。 构成：盒级（42）装载包括晶片（1）的盒（41）。 矩形传送路径具有用于传送晶片（2）的空间。 矩形传送路径与盒台（42）接触。 多个处理室（45）布置在矩形传送路径的一侧。 晶片转印部分（52）安装在矩形传送路径上。 晶片传送部分（52）将引导在盒台（42）上的晶片（1）装载或卸载到处理室（45）。

公开(公告)号：KR1020000027188A

公开(公告)日：2000-05-15

申请号：KR1019980045057

申请日：1998-10-27

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  정규찬

IPC: H01L21/31

Abstract: PURPOSE: A semiconductor device is provided to enhance the reliability in manufacturing semiconductor devices by securing a margin easily according to a mis align with bit lines on forming barried contact holes CONSTITUTION: Multiple layers are sequentially formed with a conductive material, a hardmask, and an SiON film on a first insulation layer of a semiconductor substrate and then bit lines(38) are formed by removing the multiple layers. A SiN film is formed on the first insulation layer(32) of the semiconductor substrate on which the bit lines(38) are formed, and the SiN layer is removed to form a spacer(40) on the side wall of the bit lines(38). A second insulation layer(42) is formed on the first insulation layer(32) of the semiconductor substrate including the bit lines on the side wall of the spacer(40).

Abstract translation: 目的：提供一种半导体器件，以通过根据与形成条形接触孔的位线的错位来容易地确保边缘来提高制造半导体器件的可靠性。构图：多层依次形成有导电材料，硬掩模和 通过去除多层形成半导体衬底的第一绝缘层，然后位线（38）上的SiON膜。 在其上形成有位线（38）的半导体衬底的第一绝缘层（32）上形成SiN膜，并且去除SiN层以在位线的侧壁上形成间隔物（40） 38）。 在包括间隔物（40）的侧壁上的位线的半导体衬底的第一绝缘层（32）上形成第二绝缘层（42）。

公开(公告)号：KR100230985B1

公开(公告)日：1999-11-15

申请号：KR1019960036585

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 정규찬 ,  박숙영

IPC: H01L21/66

Abstract: 설비에 에러(Error)발생시 에러에 대한 조치방법을 포함한 에러내역을 디스플레이(Display)하여 판단착오를 방지하고 신속한 조치를 수행하여 작업의 효율성을 개선시킨 반도체 설비의 에러표시방법에 관한 것이다.
본 발명은, 반도체 설비에 있어서 에러발생시 에러내역을 디스플레이하는 반도체 설비의 에러표시방법에 있어서, 상기 설비에서 발생할 수 있는 에러에 대한 조치방법을 상기 에러내역에 포함하여 데이터베이스(Database)로 구축하는 단계, 상기 에러 발생시 상기 데이터베이스를 검색하는 단계 및 상기 검색이 이루어진 에러내역을 디스플레이하는 단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 본 발명에 의하면 설비의 에러발생시 해당에러에 대하여 판단착오없이 신속한 조치를 수행하여 작업의 효율성을 높이는 효과가 있다.

公开(公告)号：KR1020050076259A

公开(公告)日：2005-07-26

申请号：KR1020040004168

申请日：2004-01-20

Applicant: 삼성전자주식회사

Inventor： 장우재 ,  오승영 ,  정규찬

IPC: H01L21/68

CPC classification number: H01L21/68707 ,  B25J11/0095 ,  H01L21/67742

Abstract: 이송 암의 일단부에는 반도체 기판을 지지하기 위한 블레이드가 연장되고, 블레이드의 상단부에는 반도체 기판의 이탈을 방지하기 위한 엔드 블록이 형성된다. 이송 암의 일단부에는 블레이드가 연결된 방향과 나란하게 플런저가 설치되고, 플런저의 양측에는 사이드 얼라이너가 각각 설치된다. 플런저는 블레이드의 상면을 따라 직선 왕복 운동하며 반도체 기판을 엔드 블록에 밀착시키고, 사이드 얼라이너는 블레이드를 향하여 모여들도록 회전하며 반도체 기판을 블레이드에 얼라인 시킨다. 반도체 기판은 플런저와 사이드 얼라이너에 의하여 엔드 블록에 밀착 고정된 상태로 반송되어, 반송 중에 반도체 기판이 낙하되지 않는다. 따라서 반도체 기판의 낙하로 인한 공정 에러를 방지할 수 있으며, 나아가 진공 상태에서도 반도체 기판을 고속으로 이동시킬 수 있어 생산수율을 증대시킬 수 있다.