公开(公告)号：KR1020140021419A

公开(公告)日：2014-02-20

申请号：KR1020120087948

申请日：2012-08-10

Applicant: 삼성전자주식회사

Inventor： 신준희 ,  안영만 ,  정승모 ,  한유근 ,  황상준

IPC: G11C7/10 ,  G11C29/00

CPC classification number: G01R31/02 ,  G01R31/01 ,  G01R31/26 ,  G01R31/27 ,  G06F13/28 ,  G06F17/5054 ,  G11C5/04 ,  G11C7/1012 ,  G11C7/1021 ,  G11C7/1036 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1096 ,  G11C11/406 ,  G11C11/4096 ,  G11C29/02 ,  G11C29/1201 ,  G11C29/14 ,  G11C2029/0401 ,  G11C2029/4002 ,  H03M7/40 ,  H03M13/00

Abstract: A memory module according to the present invention comprises a plurality of semiconductor memory devices. Each of the semiconductor memory devices includes: a memory cell array including a plurality of memory cells disposed in an area in which a plurality of bit lines and a plurality of word lines cross each other; and a data input/output circuit configured to receive data input from the outside, output the received data to the memory cell array, receive data read from the memory cell array, and output the read data to the outside, wherein the data input from the outside includes data information corresponding to the data, and the data input/output circuit outputs data corresponding to predetermined bit values in the order of a plurality of input/output lines, based on the bit values included in the data information. [Reference numerals] (110) Memory cell array; (120) Row decoder; (130) Sense amplifier; (140) Column decoder; (150) Refresh control circuit; (160) Command decoder; (180) Address buffer; (190) Data input/output circuit

Abstract translation: 根据本发明的存储器模块包括多个半导体存储器件。 每个半导体存储器件包括：存储单元阵列，包括设置在多个位线和多个字线交叉的区域中的多个存储单元; 以及数据输入/输出电路，被配置为接收从外部输入的数据，将接收到的数据输出到存储单元阵列，接收从存储单元阵列读取的数据，并将读取的数据输出到外部，其中从 外部包括对应于数据的数据信息，并且数据输入/输出电路基于包括在数据信息中的比特值，输出与多个输入/输出线的顺序对应的预定比特值的数据。 （附图标记）（110）存储单元阵列; （120）行解码器; （130）感应放大器; （140）列解码器; （150）刷新控制电路; （160）命令解码器; （180）地址缓冲区; （190）数据输入/输出电路