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公开(公告)号：KR101481708B1
公开(公告)日：2015-01-12
申请号：KR1020080116120
申请日：2008-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66621 , H01L21/26586 , H01L27/10823 , H01L27/10876 , H01L28/90
Abstract: 전기적 특성이 개선된 리세스 채널 트랜지스터 및 이의 제조방법이 개시되어 있다. 리세스 채널 트랜지스터는 게이트 구조물, 제1 불순물 영역, 재2 불순물 영을 포함하는 구조를 갖는 갖는다. 상기 게이트 구조물은 기판에 형성된 리세스 내에 형성되고, 상기 제1 불순물 영역은 상기 게이트 구조물에 노출된 기판의 상기 리세스 내에 형성된 게이트 구조물의 하부 측벽과 인접하는 기판의 표면 아래에 국부적으로 형성되며 상기 제1 불순물과 반대 타입의 제2 불순물을 포함한다. 이러한 구성을 갖는 리세스 채널 트랜지스터는 누설 전류가 증가되는 현상을 방지하여 디램의 리프래쉬 특성이 개선시킬 수 있다.
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公开(公告)号：KR1020090008675A
公开(公告)日：2009-01-22
申请号：KR1020070071802
申请日：2007-07-18
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L27/10888 , H01L21/76895 , H01L27/10885
Abstract: A wiring structure of a semiconductor device and a method for forming the same are provided to suppress the generation of an electrical defect by using an insulating film pattern lower than a pad a blocking pattern formed on the insulating film pattern. A substrate includes a first pad(124) and a second pad(126) connected to a contact area. A first interlayer insulating film pattern(122) is formed on a substrate to be lower than the upper side of the first pad and the second pad. A blocking pattern(130) is formed on the first interlayer insulating film pattern. A second interlayer insulating film(140) has an opening part exposing the surface of the first pad and the blocking pattern. The spacer is formed in the opening part. A contact plug(150) is formed inside the opening part and is electrically connected to the first pad.
Abstract translation: 提供了一种半导体器件的布线结构及其形成方法，以通过使用在绝缘膜图案上形成的阻挡图案，使用低于焊盘的绝缘膜图案来抑制电缺陷的产生。 衬底包括连接到接触区域的第一焊盘（124）和第二焊盘（126）。 第一层间绝缘膜图案（122）形成在基板上以比第一焊盘和第二焊盘的上侧低。 在第一层间绝缘膜图案上形成阻挡图案（130）。 第二层间绝缘膜（140）具有暴露第一焊盘表面和阻挡图案的开口部分。 间隔件形成在开口部分中。 接触插塞（150）形成在开口部内部并与第一焊盘电连接。
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公开(公告)号：KR100555577B1
公开(公告)日：2006-03-03
申请号：KR1020040085799
申请日：2004-10-26
Applicant: 삼성전자주식회사
IPC: H01L21/8244 , H01L27/11 , H01L21/265
Abstract: 두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 두 개의 부하소자가 플립플롭(flip flop) 형태로 연결되어 이루어진 에스램 셀의 형성 방법을 제공한다. 특히, 본 발명은 상기 에스램 셀을 형성하기 위해 실리콘 기판 상에 활성 영역 및 비활성 영역을 한정한 후, 상기 활성 영역 및 비활성 영역이 실리콘 기판 상에 채널 폭 방향(X축 방향)으로 상기 트랜지스터들의 게이트 전극용 도전 패턴을 형성한다. 이어서, 상기 도전 패턴의 하부에 포켓 이온 주입 영역을 형성한 후, 상기 도전 패턴을 채널 길이 방향(Y축 방향)으로 사진식각하여 상기 트랜지스터들의 게이트 전극으로 형성한다. 이에 따라, 게이트 전극이 미스얼라인되더라도 게이트 연장부에 채널폭 방향으로 이온주입용 불순물이 주입되지 않는다.
Abstract translation: 本发明提供了一种形成ESRAM单元的方法，其中两个传输晶体管，两个驱动晶体管和两个负载装置以触发器的形式连接。 特别地，该晶体管中，有源区和无源区的本发明是一种硅衬底（X轴方向），然后在硅衬底上限定有源区和无源区上的沟道宽度方向，以形成S-RAM单元 由此形成栅电极的导电图案。 然后，在导电图案的下部袋注入区的形成之后，导电图案通过光刻法与沟道长度方向（Y轴方向），以形成晶体管的栅极电极。 结果，即使栅电极未对准，用于离子注入的杂质也不会被注入沟道宽度方向上的栅极延伸部分。
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公开(公告)号：KR1020050034401A
公开(公告)日：2005-04-14
申请号：KR1020030070310
申请日：2003-10-09
Applicant: 삼성전자주식회사
Inventor： 정혁채
IPC: H01L27/092
CPC classification number: H01L27/0921 , H01L21/823892 , Y10S257/903
Abstract: 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 도전형의 반도체기판 내에 형성되는 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들을 구비한다. 상기 제 2 웰에는 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들이 형성되고, 상기 제 1 웰에는 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들이 형성된다. 상기 제 1 웰들의 아래이면서, 상기 제 2 도전형 모오스페트들의 드레인 아래인 영역에는 제 2 도전형의 제 3 웰이 형성된다. 상기 제 1 웰은 상기 제 3 웰들 사이로 상기 반도체기판에 연결될 수 있다.
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公开(公告)号：KR101752151B1
公开(公告)日：2017-06-30
申请号：KR1020100083211
申请日：2010-08-27
Applicant: 삼성전자주식회사
CPC classification number: H01L27/101 , G11C17/16 , G11C17/18 , H01L23/5252 , H01L2924/0002 , H01L2924/00
Abstract: 퓨즈회로는프로그램부및 센싱부를포함한다. 프로그램부는프로그램전압의서로다른레벨에서절연파괴되는적어도두 개의안티퓨즈소자들을구비하여, 프로그램신호에응답하여프로그램되고, 센싱인에이블신호에응답하여프로그램출력신호를출력한다. 센싱부는프로그램출력신호에기초하여프로그램여부를나타내는센싱출력신호를발생한다.
Abstract translation: 熔丝电路包括程序部分和感测部分。 程序单元，包括至少两个反熔丝元件被破坏从不同级别的编程电压，该程序的响应于节目信号中分离，响应于所述感测启用信号并输出该信号输出程序。 感测单元基于节目输出信号生成指示节目是否被编程的感测输出信号。
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Patent Agency Ranking6.发明授权국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템 有权具有局部晕圈离子区域的场效应晶体管，以及半导体存储器，存储卡和包括其的系统
公开(公告)号：KR101416316B1
公开(公告)日：2014-07-08
申请号：KR1020070129056
申请日：2007-12-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/26586 , H01L21/823412 , H01L27/10873 , H01L29/1045 , H01L29/1083 , H01L29/66659 , H01L29/66825 , H01L29/66833
Abstract: 본 발명은, 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화 할 수 있는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 전계 효과 트랜지스터는, 기판, 상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 포함하는 활성 영역, 상기 활성 영역과 전기적으로 접촉하는 게이트 구조물, 및 상기 기판 내에 상기 소오스/드레인 영역들의 양단부에 인접하여 국부적으로 형성된 할로 이온 영역을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함한다.
전계 효과 트랜지스터, 할로 이온, 반도체 메모리, HEIP(hot electron induced punch through), GIDL(grain induced drain leakage)-
公开(公告)号：KR101168606B1
公开(公告)日：2012-07-30
申请号：KR1020070071802
申请日：2007-07-18
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L27/10888 , H01L21/76895 , H01L27/10885
Abstract: 반도체 장치의 배선 구조물 및 이의 형성 방법이 개시되어 있다. 상기 배선 구조물을 형성하기 위해서는 기판의 콘택영역에 전기적으로 연결된 제1 패드와 제2 패드를 포함하며, 상기 제1 패드와 제2 패드의 상면보다 낮은 제1 층간절연막 패턴이 형성된 기판을 마련한다. 제1 층간절연막 패턴 상에 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성한다. 상기 블로킹 패턴 및 상기 제1 패드의 표면을 노출시키는 개구부를 갖는 제2 층간절연막을 형성한다. 상기 개구부 내에 스페이서를 형성한다. 상기 스페이서가 형성된 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성한다. 그 결과 전기적 결함이 발생되지 않는 반도체 장치의 배선 구조물 형성된다.
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公开(公告)号：KR1020120019776A
公开(公告)日：2012-03-07
申请号：KR1020100083211
申请日：2010-08-27
Applicant: 삼성전자주식회사
CPC classification number: H01L27/101 , G11C17/16 , G11C17/18 , H01L23/5252 , H01L2924/0002 , G11C29/04 , G11C16/10 , G11C29/027 , H01L2924/00
Abstract: PURPOSE: A semiconductor memory apparatus, a manufacturing method thereof, a fuse circuit, and a fuse array including the same are provided to improve program characteristics by including two anti-fuse devices. CONSTITUTION: A fuse circuit comprises a program part(100) and a sensing part. The program part comprises two anti-fuse devices(200). The program part outputs a program output signal(PS) in response to a sense enabling signal and is programmed in response to a program signal. The anti-fuse devices are insulated and destroyed in different program voltage levels. The sensing part generates a sensing output signal which displays a state of a program based on the program output signal.
Abstract translation: 目的：提供一种半导体存储装置及其制造方法，熔丝电路和包括该半导体存储装置的熔丝阵列，以通过包括两个反熔丝装置来改善程序特性。 构成：熔丝电路包括程序部分（100）和检测部分。 程序部分包括两个反熔丝器件（200）。 程序部分响应于感测使能信号输出程序输出信号（PS），并且响应于程序信号被编程。 反熔丝器件在不同的程序电压电平下被绝缘和破坏。 感测部分产生感测输出信号，其基于节目输出信号显示节目的状态。
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公开(公告)号：KR100536612B1
公开(公告)日：2005-12-14
申请号：KR1020030070310
申请日：2003-10-09
Applicant: 삼성전자주식회사
Inventor： 정혁채
IPC: H01L27/092
CPC classification number: H01L27/0921 , H01L21/823892 , Y10S257/903
Abstract: 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 도전형의 반도체기판 내에 형성되는 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들을 구비한다. 상기 제 2 웰에는 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들이 형성되고, 상기 제 1 웰에는 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들이 형성된다. 상기 제 1 웰들의 아래이면서, 상기 제 2 도전형 모오스페트들의 드레인 아래인 영역에는 제 2 도전형의 제 3 웰이 형성된다. 상기 제 1 웰은 상기 제 3 웰들 사이로 상기 반도체기판에 연결될 수 있다.
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公开(公告)号：KR1020100057201A
公开(公告)日：2010-05-31
申请号：KR1020080116120
申请日：2008-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66621 , H01L21/26586 , H01L27/10823 , H01L27/10876 , H01L28/90 , H01L29/4236
Abstract: PURPOSE: A recess channel transistor, the manufacturing method thereof silver gate structure and the distance it electrical, of the source/drain between areas are multiplied. The GIDL(Gate Induced Drain Leakage) leakage current is reduced. CONSTITUTION: The gate structure(70) is formed within the recess(R) formed in the substrate(50). The first impurity region(82) is formed under the surface of the substrate exposing to the gate structure. The first impurity region comprises the first impurity. The second impurity region(84) is locally formed under the surface of the substrate which is contiguous to the bottom-sidewall of the gate structure. The second impurity region comprises the second impurity of the opposite type and the first impurity.
Abstract translation: 目的：一种凹槽通道晶体管，其栅极结构的制造方法及其与区域之间的源极/漏极的电气距离相乘。 GIDL（栅极引入漏极泄漏）泄漏电流降低。 构成：栅极结构（70）形成在形成在基板（50）中的凹部（R）内。 第一杂质区（82）形成在暴露于栅极结构的衬底的表面下方。 第一杂质区包含第一杂质。 第二杂质区域（84）局部地形成在与栅极结构的底侧壁相邻的衬底的表面之下。 第二杂质区域包括相反类型的第二杂质和第一杂质。
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