-
公开(公告)号：KR102222538B1
公开(公告)日：2021-03-05
申请号：KR1020170045150A
申请日：2017-04-07
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L27/092 , G11C11/4085 , H01L21/76229 , H01L21/823814 , H01L21/823878 , H01L27/115 , H01L29/0603 , H01L29/0684 , G11C11/4097 , H01L23/5226 , H01L23/5283 , H01L27/0207 , H01L29/42376 , H01L29/4238
Abstract: 반도체 장치가 제공된다. 상기 반도체 장치는 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 액티브 영역으로서, 상기 제1 및 제2 액티브 영역은 상기 제2 방향으로 서로 완전히 오버랩되도록 배열된 제1 및 제2 액티브 영역, 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 상기 제2 방향으로 이격되는 제3 액티브 영역으로서, 상기 제1 액티브 영역은 상기 제2 방향으로 상기 제2 및 제3 액티브 영역 사이에 위치하고, 상기 제1 및 제3 액티브 영역은 상기 제2 방향으로 일부분만 오버랩되도록 배열된 제3 액티브 영역, 상기 제1 내지 제3 액티브 영역을 정의하는 소자 분리막으로서, 상기 소자 분리막은 제1 및 제2 액티브 영역 사이에 위치하는 제1 소자 분리막과, 상기 제2 및 제3 액티브 영역 사이에 위치하는 제2 소자 분리막을 포함하고, 상기 제1 소자 분리막의 상기 제2 방향의 폭은 상기 제2 소자 분리막의 상기 제2 방향의 폭보다 작은 소자 분리막 및 상기 제1 내지 제3 액티브 영역 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 구조체를 포함한다.
-
公开(公告)号：KR1020170042127A
公开(公告)日：2017-04-18
申请号：KR1020150141663
申请日：2015-10-08
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L21/26513 , H01L27/11556 , H01L27/1157 , H01L29/66666 , H01L29/7827
Abstract: 수직형반도체소자의제조방법으로, 기판상에절연막및 희생막을교대로반복적으로형성한다. 상기절연막들및 상기희생막들을관통하여상기기판상면을노출시키는홀을형성한다. 상기기판상에상기홀의하부를채우는반도체패턴을형성한다. 상기홀의측벽상에순차적으로적층된블로킹패턴, 전하저장패턴, 터널절연패턴및 제1 채널패턴을형성한다. 상기제1 채널패턴및 상기반도체패턴상에제2 채널패턴을형성하고, 상기반도체패턴상에위치하는상기제2 채널패턴과접하는실리콘패턴을형성하여, 상기제2 채널패턴및 실리콘패턴을포함하는상부채널패턴을형성한다. 그리고, 상기희생막들을게이트들로대체한다. 상기수직형반도체소자는채널구조물과반도체패턴간의연결불량이감소될수 있다.
Abstract translation: 在垂直半导体器件制造方法中，绝缘膜和牺牲膜在衬底上交替重复形成。 穿过绝缘膜和牺牲膜形成孔以暴露衬底的上表面。 填充孔的下部的半导体图案形成在基板上。 阻挡图案，电荷存储图案，隧道绝缘图案和第一沟道图案顺序地形成在孔的侧壁上。 在第一沟道图案和半导体图案上形成第二沟道图案;形成与位于半导体图案上的第二沟道图案接触的硅图案;以及形成包括第二沟道图案和硅图案的第二沟道图案 由此形成上通道图案。 然后，牺牲膜被门取代。 在垂直半导体器件中，沟道结构和半导体图案之间的不良连接可以减少。
-
公开(公告)号：KR1020160067618A
公开(公告)日：2016-06-14
申请号：KR1020140173231
申请日：2014-12-04
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: G11C11/4087 , G11C11/4085 , G11C11/4091 , H01L21/823462 , H01L21/823807 , H01L21/823842 , H01L27/092 , H01L27/0922 , H01L27/10894 , H01L27/10897 , H01L29/7812
Abstract: 저전력으로고속동작을할 수있는트랜지스터를포함하는반도체소자를제공를개시한다. 본발명에따른반도체소자는제1 트랜지스터영역및 제2 트랜지스터영역을가지는반도체기판, 제1 트랜지스터영역에서반도체기판상에형성되는제1 게이트절연막구조물및 제1 게이트전극구조물로구성되는제1 MOSFET, 및제2 트랜지스터영역에서반도체기판상에배치되는 4족화합물반도체층및 4족화합물반도체층상에형성되는제2 게이트절연막구조물및 제2 게이트전극구조물로구성되는제2 MOSFET를포함하며, 제1 게이트절연막및 제2 게이트절연막은각각고유전율(high-k) 절연층을포함한다.
Abstract translation: 公开了一种具有低功耗的晶体管的半导体器件。 半导体器件包括：具有第一晶体管区域和第二晶体管区域的半导体衬底; 由第一栅极绝缘层结构和形成在第一晶体管区域中的半导体衬底上的第一栅电极结构构成的第一MOSFET; 以及第二MOSFET，其由配置在第二晶体管区域的半导体衬底上的IV族化合物半导体层和形成在IV族化合物半导体层上的第二栅极绝缘层结构和第二栅电极结构构成。 第一栅极绝缘层和第二栅极绝缘层中的每一个具有高介电常数（高k）绝缘层。
-
公开(公告)号：KR1020160033349A
公开(公告)日：2016-03-28
申请号：KR1020140123777
申请日：2014-09-17
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C11/4094
CPC classification number: G11C11/4091 , G11C5/02 , G11C11/4094 , G11C2207/002 , G11C5/025 , G11C11/4097
Abstract: 비트라인과의연결배선길이의차이에따른배선저항차를최소화또는줄일수 있는반도체메모리장치가개시된다. 반도체메모리장치는복수의메모리셀들에대한센싱동작동안에비트라인과상보비트라인사이의전위차를센싱하는비트라인센스앰프와, 컬럼선택신호에응답하여비트라인및 상보비트라인에나타나는전위를각기로컬센스앰프로전달하는제1,2 컬럼선택게이트들을포함한다. 여기서, 상기제1,2 컬럼선택게이트들은비트라인연결저항차이를보상하기위해서로다른전류구동능력을가지도록구성된다.
Abstract translation: 公开了一种半导体存储器件，其可以最小化或减少由位线的连接布线的长度差引起的布线电阻差。 半导体存储器件包括：位线读出放大器，其在相对于多个存储器单元的感测操作期间感测位线和互补位线之间的电位差; 以及第一和第二列选择门，其独立地将存在于位线和互补位线中的电位发送到本地读出放大器以对应于列选择信号，并且形成为具有不同的电流驱动能力以补偿位线连接 电阻差。
-
公开(公告)号：KR1020090004208A
公开(公告)日：2009-01-12
申请号：KR1020070068226
申请日：2007-07-06
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1051 , G11C7/065 , G11C7/08 , G11C7/1048 , G11C7/1069 , G11C2207/005 , G11C2207/063
Abstract: A sense amplifier, semiconductor memory device having the same is provided to generate the differential output voltage by amplifying the input current in regardless of the mismatch of active circuit elements. A current sense amplifier(1410) generates the differential output voltage(VSAO1, VSAO2) by amplifying the differential input current(IIN1, IIN2). The current sense amplifier supplied the differential output voltage to sense amp output pair lines(1402, 1404). A voltage sense amplifier is activated slower than the current sense amplifier. The voltage sense amplifier amplifies the differential output voltage in response to the third control signal(DP1). A stable output circuit(1420) is combined with the sense amp output pair line while having positive input resistance, and it make the output of the voltage sense amplifier stable.
Abstract translation: 提供了一种读出放大器，具有该读出放大器的半导体存储器件，用于通过放大输入电流来产生差分输出电压，而与有源电路元件的失配无关。 电流检测放大器（1410）通过放大差分输入电流（IIN1，IIN2）产生差分输出电压（VSAO1，VSAO2）。 电流检测放大器提供差分输出电压以感测放大器输出对线（1402,1404）。 电压检测放大器的激活速度比电流检测放大器慢。 电压检测放大器响应于第三控制信号（DP1）放大差分输出电压。 稳定的输出电路（1420）与感测放大器输出对线组合，同时具有正输入电阻，并且使得电压检测放大器的输出稳定。
-
Patent Agency Ranking
公开(公告)号：KR100744148B1
公开(公告)日：2007-08-01
申请号：KR1020060081246
申请日：2006-08-25
Applicant: 삼성전자주식회사
Abstract: A sense amplifier performing a stable sense-amplifying operation and an input/output sense-amplifying apparatus comprising the same are provided to perform a stable differential amplification operation with a high differential amplification gain at a low operation voltage. A current sensing amplification part(402) receives a differential input current and generates a differential output voltage corresponding to the differential input current. A voltage difference amplification part(404) amplifies a voltage level difference of the differential output voltage by a positive feedback method using first to fourth transistor. The first and second transistors are cross-coupled, and the third and fourth transistors are cross-coupled. An output stabilization part(406) stabilizes the output of the voltage difference amplification part, by connecting an output stabilization device having a positive input resistance value to the voltage difference amplification part having a negative input resistance value.
Abstract translation: 提供执行稳定的读出放大操作的读出放大器和包括该读出放大器的输入/输出读出放大装置，以在低操作电压下执行具有高差分放大增益的稳定差分放大操作。 电流感测放大部件（402）接收差分输入电流并且生成与差分输入电流对应的差分输出电压。 电压差放大部分（404）使用第一至第四晶体管通过正反馈方法放大差分输出电压的电压电平差。 第一和第二晶体管交叉耦合，第三和第四晶体管交叉耦合。 通过将具有正输入电阻值的输出稳定装置连接到具有负输入电阻值的电压差放大部件，输出稳定部件（406）稳定电压差放大部件的输出。
-
公开(公告)号：KR102222538B1
公开(公告)日：2021-03-05
申请号：KR1020170045150
申请日：2017-04-07
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8238
Abstract: 반도체장치가제공된다. 상기반도체장치는기판상에제1 방향으로연장되고, 상기제1 방향과교차하는제2 방향으로서로이격되는제1 및제2 액티브영역으로서, 상기제1 및제2 액티브영역은상기제2 방향으로서로완전히오버랩되도록배열된제1 및제2 액티브영역, 상기기판상에상기제1 방향으로연장되고, 상기제1 액티브영역과상기제2 방향으로이격되는제3 액티브영역으로서, 상기제1 액티브영역은상기제2 방향으로상기제2 및제3 액티브영역사이에위치하고, 상기제1 및제3 액티브영역은상기제2 방향으로일부분만오버랩되도록배열된제3 액티브영역, 상기제1 내지제3 액티브영역을정의하는소자분리막으로서, 상기소자분리막은제1 및제2 액티브영역사이에위치하는제1 소자분리막과, 상기제2 및제3 액티브영역사이에위치하는제2 소자분리막을포함하고, 상기제1 소자분리막의상기제2 방향의폭은상기제2 소자분리막의상기제2 방향의폭보다작은소자분리막및 상기제1 내지제3 액티브영역상에형성되고, 상기제2 방향으로연장되는게이트구조체를포함한다.
-
公开(公告)号：KR102134139B1
公开(公告)日：2020-07-17
申请号：KR1020130157444
申请日：2013-12-17
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H01L27/088
-
公开(公告)号：KR102030437B1
公开(公告)日：2019-10-10
申请号：KR1020130078716
申请日：2013-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L29/78 , H01L21/336
-
公开(公告)号：KR101895460B1
公开(公告)日：2018-09-05
申请号：KR1020120029995
申请日：2012-03-23
Applicant: 삼성전자주식회사
Inventor： 임준희
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01G4/018 , H01G4/01 , H01G4/085 , H01G4/33 , H01G4/38 , H01L27/10852 , H01L28/91 , Y10T29/435
Abstract: 커패시터구조물의형성방법에있어서, 복수의플러그들을포함하는기판상에몰드막을형성한다. 몰드막을부분적으로제거하여플러그를노출시키는복수의개구부들을형성한다. 개구부들을매립하는속이찬 기둥형상의복수의하부전극들을형성한다. 몰드막의상부를제거하여하부전극의상부를노출시킨다. 노출된상기하부전극의측벽및 몰드막상에지지패턴을형성한다. 몰드막을제거한다. 하부전극및 지지패턴상에유전막및 상부전극을순차적으로형성한다.
-
-
-
-
-
-
-
-
-
Search Results
36
records
(took 0.024 seconds)
