公开(公告)号：KR1020010008925A

公开(公告)日：2001-02-05

申请号：KR1019990027017

申请日：1999-07-06

Applicant: 삼성전자주식회사

Inventor： 정도수 ,  이동호 ,  정현조

IPC: H01L21/60

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A chip scale package and a method for making the same are provided to prevent an electrical short between a semiconductor chip and a wire when the wire is contacted with the semiconductor chip, and reduce a total size of chip scale package by reducing a height of a wire connected between a center bonding pad of a semiconductor chip and a connection terminal of the base substrate. CONSTITUTION: A chip scale package(100) includes a base substrate(20), a semiconductor chip(10), a conductive wire(30), and a shoring prevention part(40). The base substrate forms a connection terminal on one side, and forms a conductive pad on the other side. The semiconductor chip is fixed to one side of the base substrate, and forms a bonding pad on a center part, thereby the semiconductor chip is not overlapped with the connection terminal. The conductive wire connects the bonding pad to the connection terminal. The shorting prevention part is formed on the semiconductor chip, and prevents an electric short between the wire and the semiconductor chip. Thereby, the chip scale package prevents an electrical short between a semiconductor chip and a wire when the wire is contacted with the semiconductor chip, and reduces a total size of chip scale package by reducing a height of a wire connected between a center bonding pad of a semiconductor chip and a connection terminal of the base substrate.

Abstract translation: 目的：提供一种芯片级封装及其制造方法，以防止当导线与半导体芯片接触时半导体芯片和导线之间的电短路，并通过降低芯片尺寸封装的高度来减小芯片尺寸封装的总尺寸 连接在半导体芯片的中心焊盘和基底衬底的连接端子之间的电线。 构成：芯片级封装（100）包括基底（20），半导体芯片（10），导线（30）和支撑防止部分（40）。 基板在一侧形成连接端子，并在另一侧上形成导电焊盘。 半导体芯片固定在基板的一侧，并在中心部分形成接合焊盘，由此半导体芯片不与连接端子重叠。 导线将接合焊盘连接到连接端子。 在半导体芯片上形成防止短路部分，防止电线与半导体芯片之间的电短路。 因此，当线与半导体芯片接触时，芯片级封装防止了半导体芯片和导线之间的电短路，并且通过减小连接在半导体芯片的中心焊盘 半导体芯片和基底基板的连接端子。

公开(公告)号：KR1019990058160A

公开(公告)日：1999-07-15

申请号：KR1019970078247

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  정현조

IPC: H01L23/02

Abstract: 본 발명은 1층의 도전층 패턴이 형성된 절연필름이 U형 벤딩되어 상측의 제 1 수평부와 하측의 제 2 수평부가 대향하고, 상기 제 1 수평부의 노출된 도전층에 반도체칩이 탭본딩되거나 다이어태칭됨과 아울러 와이어본딩되고, 상기 제 1 수평부의 반도체칩 및 도전층이 봉지체에 의해 봉지되고, 상기 봉지된 제 1 수평부와 상기 제 2 수평부가 접착제에 의해 접착되고, 상기 제 2 수평부의 노출된 도전층에 솔더볼이 접합된 BGA패키지를 제조할 수 있다.
따라서, 본 발명은 기존의 플라스틱 패키지 제조설비를 적용하여 BGA타입의 CSP를 제조할 수 있으므로 CSP의 제조원가를 절약하고 그 결과로 제품의 가격 경쟁력을 강화시킬 수 있다. 또한, 본 발명은 완충성 접착제를 상기 제 1, 2 수평부의 내측면 사이에 개재하여 솔더볼의 내균열성을 강화시키므로 제품 신뢰성을 향상시킨다.

公开(公告)号：KR1019980025876A

公开(公告)日：1998-07-15

申请号：KR1019960044168

申请日：1996-10-05

Applicant: 삼성전자주식회사

Inventor： 송영희 ,  정현조

IPC: H01L23/495 ,  H01L23/045

Abstract: 본 발명은, 단차진 구멍이 형성된 다이 패드를 갖는 리드 프레임 및 그를 이용한 반도체 칩 패키지에 관한 것으로, 다이 패드의 중간 부분에 관통 구멍이 형성되어 있으며, 그 관통 구멍의 내측에 형성된 단차부 상에 반도체 칩이 안착된 구조를 가짐으로써, 다이 패드 상에 반도체 칩의 탑재를 위해서 별도의 접착제를 사용하지 않기 때문에 종래에 다이 패드 상에 반도체 칩을 부착시키기 위해 사용된 접착제의 흡습성에 따른 문제점을 극복 할 수 있는 장점이 있다.

公开(公告)号：KR1019970030732A

公开(公告)日：1997-06-26

申请号：KR1019950042427

申请日：1995-11-21

Applicant: 삼성전자주식회사

Inventor： 송병석 ,  정현조 ,  이진혁

IPC: H01L23/48

Abstract: 본 발명은 트랜스퍼 몰딩 공정에서 주입되는 몰딩 수지의 불균일로 인해 패키지 몸체, 특히 LOC 구조의 패키지 몸체나 휘거나 불완전 몰딩이 발생하는 것을 방지하기 위한 것으로서, 반도체 칩의 상부 표면에 부착되어 상기 반도체 칩과 전기적으로 연결되는 리드와, 상기 리드를 지지하기 위한 타이 바 및 상기 리드, 타이 바와 결합되어 있으며 리드프레임의 외관을 형성하는 사이드 레일을 구비하는 반도체 패키지용 리드 프레임으로서, 상기 타이 바는 상기 반도체 칩과 리드 프레임에 대한 트랜스퍼 몰딩 공정에서 몰딩 공정에서 몰딩 수지가 주입되는 주입구와 동일한 위치에 있으며 일부분이 경사지도록 절곡 형성되어 있는 것을 특징으로 하는 리드 프레임이 개시되어 있다.

公开(公告)号：KR1019970030704A

公开(公告)日：1997-06-26

申请号：KR1019950039734

申请日：1995-11-04

Applicant: 삼성전자주식회사

Inventor： 송영희 ,  정현조

IPC: H01L23/28

Abstract: 본 발명은 집적 회로가 배선된 반도체칩과, 상기 반도체칩을 지지하는 지지부가 일단부에 형성된 인너 리이드 및 기판 실장용 아웃터 리이드로 이루어진 리이드와, 상기 반도체칩과 상기 인너 리이드를 전기적으로 연결하기 위한 와이어와, 상기 반도체칩을 외부 충격 및 물리적 도는 화학적 침해로부터 보호하는 에폭시 몰딩 콤파운드로 구성된 반도체 패키지 및 집적 회로가 배선된 반도체칩을 준비하는 다이싱 공정과, 상기 반도체칩을 리이드를 구성하는 인너 리이드의 장착부에 장착시키는 다이 본딩 공정과, 상기 반도체칩과 상기 인너 리이드를 전기적으로 연결시키는 와이어 본딩 공정과, 에폭시 몰딩 콤파운드를 사용하여서 상기 반도체칩을 몰딩시키는 다이 몰딩 공정과, 상기 리이드를 일정한 간격으로 유지시키는 댐바를 절단시키는 트리밍 공정과, 상기 리이드의 아웃터 리이드를 소정 형상으로 형성시키는 포밍 공정으로 이루어진 반도체 패키지의 제조방법에 의해 달성되며 이에 의해서 제품의 신뢰도 및 생산성을 향상시킬 수 있다.

公开(公告)号：KR1019970003904A

公开(公告)日：1997-01-29

申请号：KR1019960022327

申请日：1996-06-19

Applicant: 삼성전자주식회사

Inventor： 정도수 ,  손해정 ,  정현조

IPC: H01L23/495

Abstract: 본 발명은 연장된 타이 바들을 갖는 리드 프레임 및 그를 이용한 반도체 칩 패키지에 관한 것으로, LOC(lead on chip) 구조의 리드 프레임의 타이 바를 칩과 접착되도록 길게 연장하고, 그 접착에 있어서, 폴리이미드 테이프 또는 액상 접착제를 사용하고, 종래 폴리이미드 테이프에 의해 접착되던 칩과 내부 리드들간의 간격으로 인하여 와이어 본딩 시에 발생되는 본딩 와이어의 기계적 응력을 제거하기 위하여 칩과 내부 리드들간의 간격이 없도록 내부 리드들이 하향 절곡된 리드프레임을 적용함으로써, 대형화되는 칩의 크기에 대응되어 폴리이미드 테이프의 점유 면적이 증가됨에 의해 발생되던 칩과 내부 리드간의 박리 현상 및 내부 리드들과 칩간의 개재된 폴리이미드 테이프의 접착 불량과 보이드를 방지하기 위하여, 내부 리드들간의 일정한 간격 배 치로 인한 커플링 효과(coupling effect)가 내부 리드들의 간격을 자유롭게 배치할 수 있도록 함으로써, 방지되는 특징을 갖는다.

公开(公告)号：KR2019960008728Y1

公开(公告)日：1996-10-07

申请号：KR2019900020462

申请日：1990-12-21

Applicant: 삼성전자주식회사

Inventor： 정현조 ,  임민빈

IPC: H01L23/495

Abstract: 내용 없음.

公开(公告)号：KR1019950003908B1

公开(公告)日：1995-04-20

申请号：KR1019920002797

申请日：1992-02-24

Applicant: 삼성전자주식회사

Inventor： 오동렬 ,  정현조 ,  권흥규

IPC: H01L23/495

CPC classification number: H01L24/02 ,  H01L2924/01082 ,  H01L2924/14

Abstract: The lead frame is used for a rectangular semiconductor chip which includes a number of bonding pads which enable external connection of circuits contained in the chip, and which are arranged in bands confined in central regions of the chip and extending in length and width directions of the chip at right angles to one another to form a cross arrangement of the pads. The lead frame includes a number of leads with inner and outer ends, a number of bus bars, and an insulator to electrically insulating the chips and the leads. A number of metal wires respectively electrically connect the inner ends of the leads to selected bonding pads, and the bus bars in common to other selected bonding pads.

Abstract translation: 引线框架用于矩形半导体芯片，其包括多个焊盘，其能够外部连接包含在芯片中的电路，并且被布置在限制在芯片的中心区域中并且在芯片的长度和宽度方向上延伸的带 芯片彼此成直角以形成焊盘的交叉排列。 引线框架包括多个具有内端和外端的引线，多个母线，以及用于使芯片和引线电绝缘的绝缘体。 多个金属线分别将引线的内端电连接到选定的接合焊盘，并且母线与其它选定的接合焊盘共同地连接。

公开(公告)号：KR1019940016723A

公开(公告)日：1994-07-23

申请号：KR1019920027632

申请日：1992-12-31

Applicant: 삼성전자주식회사

Inventor： 이준기 ,  정현조

IPC: H01L23/495

Abstract: 내부 리이드들이 일측에 편중되게 형성되는 수직실장형 반도체 패키지에 사용되는 반도체 리이드 프레임의 타측에 반도체 칩과 접착되는 더미 리이드를 별도로 형성하였다. 따라서 수직실장형 반도체 패키지가 내부 리이드들의 편중에 의해 몰딩공정시 몰딩부재의 유입압력 불균형을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있다. 또한 상기 더미 리이드가 반도체 칩의 열을 방출시키는 히트 싱크의 역할을 수행하므로 별도의 히트 싱크를 형성하지 않아도 된다.

公开(公告)号：KR1019940004756A

公开(公告)日：1994-03-15

申请号：KR1019920014135

申请日：1992-08-06

Applicant: 삼성전자주식회사

Inventor： 권오식 ,  김경섭 ,  정도수 ,  정현조

IPC: H01L21/50

Abstract: 반도체 패키지에 있어서, 반도체 칩을 수납하는 상면이 개방된 트레이, 칩의 패드가 정렬된 방향으로 트레이의 일변이 외부로 확장된 트레이 날개부를 갖는 트레이와, 상기 트레이 날개부 상에 부착되고, 도전영역과 절연영역이 교번하여 번갈아가며 배치되며, 칩의 패드와 동일선상에서 상기 도전영역은 트레이 날개부가 확장하는 길이방향으로 형성된 도전라인을 갖는 리드부를 포함하는 반도체 패키지 제1캡과, 상기 리드부의 도전라인은 칩의 패드와 와이어링되며, 상기 리드부의 와이어링된 부분근처에서 날개부 및 트레이의 개방된 상면을 덮어 형성되는 절연성의 패키지 제2캡을 포함하여 구성되고, 제2캡으로 씌워져 리드부의 드러난 부분에서의 도전라인은 외부장치와 연결되는 외부리드임을 특징으로 반도체 패키지에 관한 것.