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公开(公告)号：KR100872165B1
公开(公告)日：2008-12-09
申请号：KR1020070050375
申请日：2007-05-23
Applicant: 삼성전자주식회사
IPC: G11C5/14 , H01L21/8247 , H01L27/115
CPC classification number: G11C13/0038 , G11C7/04 , G11C11/5678 , G11C13/0004 , G11C13/004 , G11C29/02 , G11C29/026 , G11C29/028
Abstract: 저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 입력 바이어스에 대한 제어 바이어스의 기울기가 1보다 작은 제어 바이어스 발생 회로를 포함한다.
리드(read), 입력 바이어스, 제어 바이어스, 리드 바이어스 제공부Abstract translation: 提供了一种使用电阻器的非易失性存储器件。 非易失性存储装置的读出电路是在一个非易失性存储单元提供的引线偏压接收提供了改变非易失性存储单元中，根据所保存的数据的控制偏差，读出的非易失性存储器单元的电阻电平的电阻水平，和 但接收提供输入偏置提供控制偏压施加到读出电路，该偏置控制的偏置控制输入的斜率包括多于一个的小的偏置产生电路。
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公开(公告)号：KR102215359B1
公开(公告)日：2021-02-15
申请号：KR1020140099083
申请日：2014-08-01
Applicant: 삼성전자주식회사
Inventor： 박무희
Abstract: 비휘발성메모리장치가제공된다. 상기비휘발성메모리장치는, 제1 워드라인에연결된제1 저항성메모리셀, 상기제1 워드라인과다른제2 워드라인에연결된제2 저항성메모리셀, 센싱노드와상기제1 저항성메모리셀 사이에연결되고, 상기제1 저항성메모리셀에클램핑바이어스를제공하는클램핑부, 상기제2 저항성메모리셀에연결되어기준전류를제공하는기준전류제공부, 및상기센싱노드에연결되고, 상기센싱노드의레벨변화를센싱하는센스앰프를포함하되, 상기제1 워드라인이인에이블(enable)되는경우에, 상기제2 워드라인은디스에이블(disable)된다.
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公开(公告)号：KR1020160142195A
公开(公告)日：2016-12-12
申请号：KR1020150078242
申请日：2015-06-02
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C7/062 , G11C11/5642 , G11C13/0061 , G11C2013/0054 , G11C2211/5645
Abstract: 본개시는저장된데이터에따라가변되는저항레벨을갖는메모리셀과제1 신호라인을통해메모리셀에연결되어데이터를독출하는독출회로를포함하고, 독출회로는, 제1 신호라인의제1 전압을피드백함으로써제1 전압에따라변경되는제어신호를생성하고, 생성된제어신호를기초로제1 전압을정전압으로제어하는전압제어부, 및센싱노드를통해전압제어부와연결되고, 센싱노드의센싱전압과기준전압을비교함으로써데이터를감지하는센스앰프를포함한다.
Abstract translation: 一种电阻式存储器件，包括：具有表示存储数据的可编程电阻的存储单元; 以及读取电路，被配置为经由第一信号线连接到所述存储单元并读取所存储的数据，其中所述读取电路包括：电压控制器，被配置为将所述第一信号线的第一电压控制为恒定电压并输出 到感测节点的信号; 以及感测放大器，其经由感测节点连接到电压控制器，并且被配置为将感测节点的感测电压与参考电压进行比较。
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公开(公告)号：KR100759441B1
公开(公告)日：2007-09-20
申请号：KR1020060086968
申请日：2006-09-08
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0069 , G11C13/0004 , G11C2013/0078 , G11C2013/0092 , G11C2213/72 , G11C13/0038 , H01L22/30
Abstract: A phase change memory device generating a step set current is provided to make an optimized waveform of a set current by controlling step amplitude and width of the set current. A memory cell array(110) has a plurality of memory cells. A write driver(140) provides a step set current to the memory cell array, in order to program a selected memory cell. A data buffer(150) receives data from the outside, and provides the data to the write driver during a normal operation. A set current control unit(200,300) receives step information to control step amplitude and width of each step set current during a test operation, and provides the step information to the write driver during the normal operation.
Abstract translation: 提供产生步进电流的相变存储器件，通过控制设定电流的阶跃幅度和宽度来形成设定电流的优化波形。 存储单元阵列（110）具有多个存储单元。 写入驱动器（140）向存储器单元阵列提供步进设定电流，以对所选择的存储器单元进行编程。 数据缓冲器（150）从外部接收数据，并在正常操作期间将数据提供给写入驱动器。 设置电流控制单元（200,300）在测试操作期间接收步骤信息以控制每个步进设定电流的步长幅度和宽度，并且在正常操作期间将步骤信息提供给写入驱动器。
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公开(公告)号：KR1020130128989A
公开(公告)日：2013-11-27
申请号：KR1020120053253
申请日：2012-05-18
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C13/0004 , G11C13/0009 , G11C13/0069 , G11C2213/72
Abstract: A variable resistance non-volatile memory device includes a variable resistance memory cell array and an input/output circuit for inputting writing data from the outside or outputting reading data. The memory device includes an encoder for generating the writing data as DC balance code data and a writing circuit for writing the DC balance code data to the memory cell array. The memory device includes a sensing circuit for sensing the stored data from the memory cell array and a decoder for recovering the reading data offered to the input/output circuit by decoding the DC balance code data. The sensing circuit compares the average current of cell lead currents with each cell lead current. When the average current is bigger than a cell lead current, the sensing circuit senses a reset state. When the average current is smaller than the cell lead current, the sensing circuit senses a set state. The present invention reduces the impact of changes in cell resistance, which is generated by time, by using the average current of a DC balance state.
Abstract translation: 可变电阻非易失性存储器件包括可变电阻存储单元阵列和用于从外部输入写入数据或输出读取数据的输入/输出电路。 存储装置包括用于产生作为DC平衡码数据的写入数据的编码器和用于将DC平衡码数据写入存储单元阵列的写入电路。 存储器件包括用于感测来自存储单元阵列的存储数据的感测电路和用于通过解码DC平衡码数据来恢复提供给输入/输出电路的读取数据的解码器。 感测电路将电池引线电流的平均电流与每个电池引线电流进行比较。 当平均电流大于单元引线电流时，感测电路检测复位状态。 当平均电流小于单元引线电流时，感测电路感测设定状态。 本发明通过使用DC平衡状态的平均电流来减少由时间产生的电池电阻变化的影响。
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Patent Agency Ranking
公开(公告)号：KR1020080063027A
公开(公告)日：2008-07-03
申请号：KR1020070050375
申请日：2007-05-23
Applicant: 삼성전자주식회사
IPC: G11C5/14 , H01L21/8247 , H01L27/115
CPC classification number: G11C13/0038 , G11C7/04 , G11C11/5678 , G11C13/0004 , G11C13/004 , G11C29/02 , G11C29/026 , G11C29/028 , G11C16/0483
Abstract: A nonvolatile memory device using a variable resistive element is provided to increase sensing margin, by controlling slope of a control bias for an input bias. A nonvolatile memory cell has resistance varying according to stored data. A read circuit(100) provides a read bias to the nonvolatile memory cell by receiving a control bias, and reads resistance level of the nonvolatile memory cell. A control bias generation circuit(200) provides the control bias to the read circuit by receiving an input bias, and the slope of the control bias for the input bias is below 1. The control bias generation circuit controls the slope of the control bias for the input bias, by receiving a slope control signal.
Abstract translation: 提供使用可变电阻元件的非易失性存储器件，通过控制输入偏压的控制偏压的斜率来增加感测裕度。 非易失性存储单元具有根据存储的数据而变化的电阻。 读取电路（100）通过接收控制偏置来向非易失性存储单元提供读偏置，并读取非易失性存储单元的电阻电平。 控制偏置产生电路（200）通过接收输入偏置来向读取电路提供控制偏压，并且输入偏置的控制偏置的斜率低于1.控制偏置产生电路控制控制偏置的斜率 输入偏置，通过接收斜率控制信号。
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公开(公告)号：KR1020060134308A
公开(公告)日：2006-12-28
申请号：KR1020050053898
申请日：2005-06-22
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5678 , G11C7/12 , G11C13/0004 , G11C13/0028 , G11C2213/72 , G11C5/025 , G11C5/063 , G11C7/18
Abstract: A semiconductor memory device having a small-sized core is provided to reduce current consumption of respective memory cell blocks by reducing the number of selected cells per single access process. A semiconductor memory device includes plural memory cell blocks(CBLK11~CBLK14,CBLKn1~CBLKn4) and word line drivers(WDU11~WDU13). The memory cell blocks share plural word lines. The word line drivers drive the word lines. Each of the word line drivers includes a precharge element(PR) and a discharge element(DS). The precharge element precharges the word lines. The discharge element discharges the word lines. The precharge elements and the discharge elements are alternately arranged in the respective memory cell blocks.
Abstract translation: 提供具有小尺寸核心的半导体存储器件，以通过减少每个访问过程中所选择的单元的数量来减少各个存储单元块的电流消耗。 半导体存储器件包括多个存储单元块（CBLK11〜CBLK14，CBLKn1〜CBLKn4）和字线驱动器（WDU11〜WDU13）。 存储单元块共享多个字线。 字线驱动器驱动字线。 每个字线驱动器包括预充电元件（PR）和放电元件（DS）。 预充电元件预充电字线。 放电元件放电字线。 预充电元件和放电元件交替地布置在各个存储单元块中。
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公开(公告)号：KR1020160107089A
公开(公告)日：2016-09-13
申请号：KR1020150161266
申请日：2015-11-17
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3427
Abstract: 비트라인과공통소스라인사이에연결되는복수의스트링들을포함하고, 상기복수의스트링들은실리콘기판과수직한방향으로적층된워드라인들을관통하는필라들을포함하고, 상기복수의스트링들각각은복수의메모리셀들을포함하는비휘발성메모리장치의동작방법은, 플로팅된워드라인들에설정전압을인가하는단계, 상기워드라인들로동작에필요한적어도하나의워드라인전압을인가하는단계및 상기워드라인들이그룹화된복수의리커버리영역들에서로다른전압레벨을갖는복수의리커버리전압들을각각인가하는단계를포함한다.
Abstract translation: 根据本发明，非易失性存储器件包括连接在位线和公共源极线之间的多个串，其中多个串包括穿过垂直于硅衬底的方向堆叠的字线的柱，其中， 多个串包括多个存储单元。 非易失性存储器件的操作方法包括：对浮动字线施加设定电压的步骤; 向字线施加操作所需的至少一个字线电压的步骤; 以及将具有不同电压电平的多个恢复电压分别施加到与字线分组的多个恢复区域的步骤。
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公开(公告)号：KR101559445B1
公开(公告)日：2015-10-13
申请号：KR1020090035286
申请日：2009-04-23
Applicant: 삼성전자주식회사
Inventor： 박무희
CPC classification number: G11C13/0038 , G11C7/04 , G11C13/0004 , G11C13/004 , G11C2013/0045 , G11C2013/0054
Abstract: 상변화메모리장치는복수의상변화메모리셀들을구비하는메모리셀 어레이, 리드바이어스제공부, 클램핑부및 클램핑제어신호생성부를포함한다. 리드바이어스제공부는복수의상변화메모리셀들중 선택된상변화메모리셀의저항레벨을리드하기위한리드바이어스를센싱노드에제공한다. 클램핑부는클램핑제어신호에응답하여복수의상변화메모리셀들중 선택된상변화메모리셀과커플링된비트라인으로흐르는클램핑전류의양을조절한다. 클램핑제어신호생성부는동작전압에연결되어클램핑제어신호를클램핑부에제공한다.
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公开(公告)号：KR1020150099090A
公开(公告)日：2015-08-31
申请号：KR1020140020607
申请日：2014-02-21
Applicant: 삼성전자주식회사
Inventor： 박무희
IPC: G11C16/26
CPC classification number: G11C13/004 , G11C7/14 , G11C11/5642 , G11C11/5678 , G11C13/0002 , G11C13/0004 , G11C16/26 , G11C2013/0045 , G11C2013/0054 , G11C2013/0057 , G11C2213/71
Abstract: 본 발명은 불휘발성 메모리 장치 및 그것의 센싱 방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리 장치는 데이터의 저장이 저항값의 변화를 통해 이루어지는 메모리 셀을 포함하는 메모리 셀 어레이, 읽기 전압 및 기준 전류를 이용하여 각기 수행되는 복수의 읽기 동작들을 이용하여, 상기 메모리 셀에 저장된 데이터를 판별하는 감지 증폭기 및 상기 각 복수의 읽기 동작들에 이용되는 상기 읽기 전압 및 상기 기준 전류의 크기가 가변되도록 상기 감지 증폭기를 제어하는 감지 제어 회로를 포함하며, 상기 감지 제어 회로는 1차 읽기 동작의 결과에 의존하여 상기 메모리 셀의 저항 범위를 판별하고, 상기 판별된 저항 범위에 기초하여 2차 읽기 동작에 이용될 상기 읽기 전압 및 상기 기준 전류의 크기가 가변되도록 상기 감지 증폭기를 제어한다.
Abstract translation: 本发明涉及非易失性存储装置及其感测方法。 根据本发明，非易失性存储器件包括：包括存储单元的存储单元阵列，其中数据通过电阻值的改变来存储; 感测放大器，其通过使用通过使用读取电压和参考电流执行的多个读取操作来确定存储在存储单元中的数据; 以及感测控制电路，其控制感测放大器来改变读取电压的电平和用于每个读取操作的参考电流。 感测控制电路根据第一读取操作的结果来确定存储单元的电阻范围，并且控制感测放大器基于第二读取操作来改变用于第二读取操作的读取电压和参考电流的电平 确定电阻范围。
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