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公开(公告)号：KR1020160107089A
公开(公告)日：2016-09-13
申请号：KR1020150161266
申请日：2015-11-17
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3427
Abstract: 비트라인과공통소스라인사이에연결되는복수의스트링들을포함하고, 상기복수의스트링들은실리콘기판과수직한방향으로적층된워드라인들을관통하는필라들을포함하고, 상기복수의스트링들각각은복수의메모리셀들을포함하는비휘발성메모리장치의동작방법은, 플로팅된워드라인들에설정전압을인가하는단계, 상기워드라인들로동작에필요한적어도하나의워드라인전압을인가하는단계및 상기워드라인들이그룹화된복수의리커버리영역들에서로다른전압레벨을갖는복수의리커버리전압들을각각인가하는단계를포함한다.
Abstract translation: 根据本发明，非易失性存储器件包括连接在位线和公共源极线之间的多个串，其中多个串包括穿过垂直于硅衬底的方向堆叠的字线的柱，其中， 多个串包括多个存储单元。 非易失性存储器件的操作方法包括：对浮动字线施加设定电压的步骤; 向字线施加操作所需的至少一个字线电压的步骤; 以及将具有不同电压电平的多个恢复电压分别施加到与字线分组的多个恢复区域的步骤。
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公开(公告)号：KR1020100119309A
公开(公告)日：2010-11-09
申请号：KR1020090038355
申请日：2009-04-30
Applicant: 삼성전자주식회사
Inventor： 조지호
IPC: G11C5/14
CPC classification number: G11C5/145
Abstract: PURPOSE: A semiconductor memory device controls a standby mode without the influence of a leakage current by controlling the standby mode periodically. CONSTITUTION: A memory core(10) comprises a memory cell array(11), a reading/ writing circuit(13) and a trim circuit(15). A charge pump circuit(20) generates a high voltage in response to a clock enable signal for pumping a charge. The charge pump circuit performs an active operation and a standby operation according to the control of a charge pump control circuit(30). The read voltage from the charge pump is supplied to the reading/writing circuit. The charge pump control circuit controls the charge pump by using a clock enable signal for pumping the charge.
Abstract translation: 目的：半导体存储器件通过周期性地控制待机模式来控制待机模式而不受漏电流的影响。 构成：存储器芯（10）包括存储单元阵列（11），读/写电路（13）和微调电路（15）。 电荷泵电路（20）响应于用于泵送电荷的时钟使能信号而产生高电压。 电荷泵电路根据电荷泵控制电路（30）的控制进行有功动作和待机动作。 来自电荷泵的读取电压被提供给读/写电路。 电荷泵控制电路通过使用用于泵送电荷的时钟使能信号来控制电荷泵。
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公开(公告)号：KR1020100119308A
公开(公告)日：2010-11-09
申请号：KR1020090038352
申请日：2009-04-30
Applicant: 삼성전자주식회사
Inventor： 조지호
CPC classification number: G11C16/26 , G11C11/5642 , G11C2211/5634 , G11C16/30 , G11C16/28
Abstract: PURPOSE: A flash memory device is provided to improve a read speed by controlling a reference bias voltage generated from a reference memory cell. CONSTITUTION: A memory cell(10) stores multi-bit data. A reference bias voltage(80) generates a reference bias voltage. A sense amplifier(50) senses the multi-bit data stored in a memory cell by using a reference bias voltage. A control circuit(70) controls a reference bias voltage providing circuit. An output driver(60) outputs data sensed by the sense amplifier in a read operation.
Abstract translation: 目的：提供闪速存储器件以通过控制从参考存储器单元产生的参考偏置电压来提高读取速度。 构成：存储单元（10）存储多位数据。 参考偏置电压（80）产生参考偏置电压。 读出放大器（50）通过使用参考偏置电压来感测存储在存储单元中的多位数据。 控制电路（70）控制基准偏置电压提供电路。 输出驱动器（60）在读取操作中输出由读出放大器感测的数据。
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公开(公告)号：KR1020100105133A
公开(公告)日：2010-09-29
申请号：KR1020090023996
申请日：2009-03-20
Applicant: 삼성전자주식회사
Inventor： 조지호
CPC classification number: G11C16/0416 , G11C16/3404 , G11C16/3409 , G11C16/344
Abstract: PURPOSE: A NOR flash memory device and an operating method thereof are provided to prevent current consumption by minimizing the current change of a global bit line. CONSTITUTION: A memory cell array(10) comprises a local bit line and a global bit line. A bit line selecting circuit(40) selects the local bit line and the global bit line. A decoder(20) generates local and global bit line selection signals. A program voltage is supplied to the memory cell through the selected global and local bit lines.
Abstract translation: 目的：提供NOR闪存器件及其操作方法，以通过最小化全局位线的电流变化来防止电流消耗。 构成：存储单元阵列（10）包括局部位线和全局位线。 位线选择电路（40）选择局部位线和全局位线。 解码器（20）产生局部和全局位线选择信号。 通过所选择的全局和局部位线将编程电压提供给存储单元。
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5.发明公开
公开(公告)号：KR1020090022315A
公开(公告)日：2009-03-04
申请号：KR1020070087576
申请日：2007-08-30
Applicant: 삼성전자주식회사
Inventor： 조지호
Abstract: A memory cell array, a non volatile memory device including the same, and a constructing method of a memory cell array are provided to improve a coupling property and to reduce a power noise. A memory bank has a plurality of logic sectors. A memory cell array is composed of a plurality of rows. A plurality of sub memory banks(B1L~B4L,B1R~B4R) has a plurality of physical sectors composed of the logic sectors. A plurality of sensing amplifier(SA1L~SA4L) is an exclusive sensing amplifier for each sub memory bank. The memory bank is formed by assembling the sub memory banks. A data recorded in the sub memory banks making a first memory bank is buffered by a different recording buffer in case a data is recorded in the first memory bank.
Abstract translation: 提供存储单元阵列，包含该存储单元阵列的非易失性存储器件以及存储单元阵列的构造方法以改善耦合特性并降低功率噪声。 存储体具有多个逻辑扇区。 存储单元阵列由多个行组成。 多个子存储体（B1L〜B4L，B1R〜B4R）具有由逻辑扇区构成的多个物理扇区。 多个感测放大器（SA1L〜SA4L）是用于每个子存储体的专用感测放大器。 存储体是通过组装子存储体而形成的。 在数据被记录在第一存储体中的情况下，记录在制造第一存储体的副存储体中的数据被不同的记录缓冲器缓冲。
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Patent Agency Ranking
公开(公告)号：KR100749737B1
公开(公告)日：2007-08-16
申请号：KR1020060007902
申请日：2006-01-25
Applicant: 삼성전자주식회사
Inventor： 조지호
IPC: G11C16/14
CPC classification number: G11C16/16
Abstract: 본 발명은 노어 플래시 메모리 및 그것의 소거 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리는 비트 라인에 연결된 복수의 메인 셀; 상기 복수의 메인 셀에 연결되는 복수의 메인 워드 라인; 상기 비트 라인에 연결되며, 상기 복수의 메인 셀의 외곽에 위치하는 복수의 더미 셀; 및 상기 복수의 더미 셀에 연결되는 복수의 더미 워드 라인을 포함하되, 상기 복수의 더미 워드 라인에는 서로 다른 소거 전압이 제공된다. 본 발명에 따른 노어 플래시 메모리는 더미 워드 라인에 인가되는 소거 전압을 달리하여 기생 커패시터의 영향과 최외곽 더미 워드 라인과 벌크 사이의 쇼트 현상으로 인한 소거 불량을 방지할 수 있다.
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公开(公告)号：KR1020070028656A
公开(公告)日：2007-03-13
申请号：KR1020050080164
申请日：2005-08-30
Applicant: 삼성전자주식회사
IPC: G11C16/14
CPC classification number: G11C16/08
Abstract: A flash memory device capable of reducing erase time is provided to prevent the increase of erase time due to the degradation of current driving capability caused when a power supply voltage decreases, by including a discharge circuit for discharging an erase voltage. A memory cell array(1100) has memory cells(MC) arranged with word lines and bit lines. A row selection circuit(1200) drives the word lines with a word line voltage during an erase operation. An erase voltage generation circuit(1300) generates an erase voltage as the word line voltage during the erase operation. The erase voltage generation circuit includes a discharge circuit receiving a constant high voltage regardless of the variation of a power supply voltage and discharging the erase voltage supplied to the word lines during an erase recovery period of the erase operation.
Abstract translation: 提供了能够减少擦除时间的闪速存储装置，以防止由于电源电压降低时引起的电流驱动能力的劣化，通过包括用于放电擦除电压的放电电路来增加擦除时间。 存储单元阵列（1100）具有以字线和位线布置的存储单元（MC）。 在擦除操作期间，行选择电路（1200）用字线电压驱动字线。 擦除电压产生电路（1300）在擦除操作期间产生擦除电压作为字线电压。 擦除电压产生电路包括一个放电电路，无论电源电压的变化如何，都接收恒定的高电压，并且在擦除操作的擦除恢复期间，对提供给字线的擦除电压进行放电。
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公开(公告)号：KR1020060065793A
公开(公告)日：2006-06-14
申请号：KR1020040104202
申请日：2004-12-10
Applicant: 삼성전자주식회사
CPC classification number: G11C5/04 , G11C7/10 , G11C7/22 , G11C8/12 , G11C2207/105 , G11C2207/2227
Abstract: The device has a set of semiconductor chips (100, 200) integrated into a single package and sharing an input/output pin. A logic control device is associated with the chips and a chip enable buffer. The logic control device activates the chips in response to an internal chip enable signal such that the semiconductor chips other than an activated semiconductor chip are deactivated semiconductor chips. An independent claim is also included for a chip enable method for a multi-chip semiconductor memory device.
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公开(公告)号：KR1020050063134A
公开(公告)日：2005-06-28
申请号：KR1020030094486
申请日：2003-12-22
Applicant: 삼성전자주식회사
IPC: G11C16/30
Abstract: 본 발명에서는 외부 전원이 공급되는 외부 전원 모드시 시간 지연없이 불휘발성 메모리 셀의 동작을 수행할 수 있는 불휘발성 메모리 소자에서의 전원 검출장치가 개시된다. 상기 전원 검출장치의 구조는 고전압 인에이블 신호에 응답하여 요구되는 레벨의 전압들을 발생하는 고전압 발생기들과, 내부 전원 모드시 발생하는 내부 전원 모드 신호에 응답하여 상기 발생된 전압들이 요구되는 전압 레벨에 도달된 경우, 이를 검출하여 제1 검출 신호를 출력하는 고전압 레벨 검출부와, 외부 전원 모드시 발생하는 외부 전원 모드 신호에 응답하여 상기 불휘발성 메모리 셀의 동작을 수행하기 위한 제2 검출 신호를 출력하고, 내부 전원 모드시에는 상기 제1 검출 신호에 응답하여 제2 검출 신호를 출력하는 외부 전원 모드 검출부를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR101553375B1
公开(公告)日：2015-09-16
申请号：KR1020090038352
申请日：2009-04-30
Applicant: 삼성전자주식회사
Inventor： 조지호
CPC classification number: G11C16/26 , G11C11/5642 , G11C2211/5634
Abstract: 본발명은플래시메모리장치장치에관한것이다. 플래시메모리장치는멀티-비트데이터를저장하는메모리셀과, 기준바이어스전압을생성하는기준바이어스전압제공회로와, 기준바이어스전압을사용하여메모리셀에저장된멀티-비트데이터를감지하는감지증폭기와, 그리고기준바이어스전압제공회로를제어하는제어회로를포함하며, 제어회로는읽기동작시 메모리셀에인가되는메인워드라인전압의변화에따라기준바이어스전압이디벨로프되도록기준바이어스전압제공회로를제어하는플래시메모리장치.
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