公开(公告)号：KR1019990005510A

公开(公告)日：1999-01-25

申请号：KR1019970029708

申请日：1997-06-30

Applicant: 삼성전자주식회사

Inventor： 주기봉 ,  류재분 ,  지일식 ,  한희

IPC: G01R31/28

Abstract: 본 발명은 검사장치에서 공급할 수 있는 클록신호의 최대 주파수보다 더 빠른 동작 사이클 시간을 갖는 반도체 메모리 소자를 검사하는 검사방법에 관한 것으로서, 검사장치의 행번지와 열번지로 사용되던 범용 클록신호를 변조하여 소자의 동작 사이클 시간을 충족할 수 있는 CAS/ 신호를 공급하고, 기존의 CAS/ 신호로 사용되던 범용 클록과 기존에 열 번지의 인식에 사용되던 멀티신호를 변조하여 XY-나 Y- 형식을 갖는 번지신호를 공급함으로써 저속의 검사장치를 고속 메모리 소자의 검사에 활용할 수 있게 하여 설비투자를 줄이고 생산성을 향상시키는 효과가 있다.

公开(公告)号：KR100496862B1

公开(公告)日：2005-06-22

申请号：KR1020020059837

申请日：2002-10-01

Applicant: 삼성전자주식회사

Inventor： 신영구 ,  방정호 ,  심현섭 ,  허경일 ,  이형영 ,  권혁 ,  주기봉

IPC: G01R31/26 ,  H01L21/66

CPC classification number: G01R31/318505 ,  G01R31/318513

Abstract: 본 발명은 다수개의 반도체칩들이 실장된 패키지를 효율적으로 테스트하는 장치를 제공한다. 본 발명에 따른 장치는 적어도 하나의 구동채널과 적어도 하나의 입출력채널을 가진 테스트 드라이버와, 상기 패키지를 탑재하는 테스트보드를 구비하며, 상기 반도체칩들의 구동핀들은 상기 구동채널에 병렬로 연결되고 상기 반도체칩들의 입출력핀들은 상기 입출력채널에 병렬로 연결된다.

公开(公告)号：KR1019990069809A

公开(公告)日：1999-09-06

申请号：KR1019980004300

申请日：1998-02-13

Applicant: 삼성전자주식회사

Inventor： 이해종 ,  주기봉 ,  김대환 ,  심현섭 ,  방정호

IPC: G01R31/28

Abstract: 서로 대응되는 위치의 무접속 핀의 쌍을 소정 개수 설정하고, 쌍을 이루어는 두 무접속 핀을 와이어로 연결하며, 와이어로 연결된 무접속 핀의 쌍을 바이어스 채널에 연결하여 출력되는 전류의 양을 체크하여 이상 여부를 검사하고, 여기에 상기 무접속 핀의 이상 여부를 검사하는 모드를 설정하고, 테스트 포맷과 데이터 저장주소를 할당한 후 상술한 바이어스 채널 연결에 따른 전류 양 체크를 수행하는 반도체 칩의 무접속 핀 검사 방법을 개시하였다.
따라서, 한정된 채널 수를 갖는 테스트 설비를 이용하여 반도체 칩의 핀을 테스트함에 있어서 활용도가 확대되고 그에 따라서 테스트 설비에 대한 신뢰도가 개선되는 효과가 있다.

公开(公告)号：KR1020050007815A

公开(公告)日：2005-01-21

申请号：KR1020030047415

申请日：2003-07-11

Applicant: 삼성전자주식회사

Inventor： 김우일 ,  심현섭 ,  이형영 ,  곽영기 ,  방정호 ,  주기봉

IPC: G11C29/00

CPC classification number: G01R31/31905 ,  G11C2029/2602

Abstract: PURPOSE: A parallel test device of an integrated circuit is provided, which enable a user to supply the maximum current selectively generated from the power source to the DUT(Device Under Test) to improve the test efficiency. CONSTITUTION: A parallel test device of an integrated circuit includes a plurality of power sources(VS1,VS2,VS3), a plurality of switching devices(210,220,230,240) and a controller(180). The plurality of power sources supplies the test current to the plurality of DUTs. The plurality of switching devices is connected between each of the DUTs and the power source to selectively supply the test current. The controller controls the operation of the switching devices. The plurality of the DUTs is connected to one power source in parallel. And, the test current is applied to only one of the DUTs connected in parallel in response to the operation of the switching device.

Abstract translation: 目的：提供集成电路的并联测试装置，使得用户能够将从电源选择性地产生的最大电流提供给DUT（被测设备）以提高测试效率。 构成：集成电路的并联测试装置包括多个电源（VS1，VS2，VS3），多个开关装置（210,220,230,240）和控制器（180）。 多个电源向多个DUT提供测试电流。 多个开关器件连接在每个DUT和电源之间以有选择地提供测试电流。 控制器控制开关器件的工作。 多个DUT并联连接到一个电源。 并且，响应于开关装置的操作，测试电流仅被施加到并联连接的一个DUT。

公开(公告)号：KR100532447B1

公开(公告)日：2005-11-30

申请号：KR1020030047415

申请日：2003-07-11

Applicant: 삼성전자주식회사

Inventor： 김우일 ,  심현섭 ,  이형영 ,  곽영기 ,  방정호 ,  주기봉

IPC: G11C29/00

CPC classification number: G01R31/31905 ,  G11C2029/2602

Abstract: 다수의 테스트 소자를 병렬로 연결하면서도 각각의 테스트 소자 별로 높은 테스트 전류가 선택적으로 인가되도록 하는 병렬 테스트 장치 및 방법을 개시한다. 개시된 본 발명은, 다수의 DUT(device under test)를 테스트하기 위한 장치으로서, 다수의 DUT에 테스트 전류를 공급하는 다수의 파워 소스 및 상기 각각의 DUT와 상기 파워 소스 사이에 연결되며, 상기 테스트 전류를 선택적으로 공급하는 스위칭 소자를 포함한다. 또한, 상기 장치에는 상기 스위칭 소자의 동작을 제어하는 적어도 하나의 콘트롤부가 설치되어 있으며, 상기 하나의 파워 소스에 다수개의 DUT가 병렬 연결되고, 상기 스위칭 소자의 동작에 따라 병렬 연결된 다수로 연결된 DUT중 어느 하나에만 테스트 전류가 공급된다.

公开(公告)号：KR1020040029537A

公开(公告)日：2004-04-08

申请号：KR1020020059837

申请日：2002-10-01

Applicant: 삼성전자주식회사

Inventor： 신영구 ,  방정호 ,  심현섭 ,  허경일 ,  이형영 ,  권혁 ,  주기봉

IPC: G01R31/26 ,  H01L21/66

CPC classification number: G01R31/318505 ,  G01R31/318513

Abstract: PURPOSE: A test apparatus of a multi chip package and its method are provided to improve test efficiency of the multi chip package. CONSTITUTION: As to the test apparatus to test a package(1) where a number of semiconductor chips(IC1,IC2,IC3) are mounted, a test driver has at least one driving channel(2) and at least one input/output channel(3). And a test board is loaded with the package. Driving pins of the semiconductor chips are connected to the driving channel in parallel and input/output pins of the semiconductor chips are connected to the input/output channel in parallel. While one of the semiconductor chips is being tested, driving pins and input/output pins of the other semiconductor chips are in a high impedance state.

Abstract translation: 目的：提供多芯片封装的测试装置及其方法，以提高多芯片封装的测试效率。 规定：对于安装有多个半导体芯片（IC1，IC2，IC3）的封装（1）的测试装置，测试驱动器具有至少一个驱动通道（2）和至少一个输入/输出通道 （3）。 并且一个测试板装满了包装。 半导体芯片的驱动引脚并联连接到驱动通道，并且半导体芯片的输入/输出引脚并行连接到输入/输出通道。 当其中一个半导体芯片被测试时，其他半导体芯片的驱动引脚和输入/输出引脚处于高阻抗状态。

公开(公告)号：KR100216313B1

公开(公告)日：1999-08-16

申请号：KR1019970029708

申请日：1997-06-30

Applicant: 삼성전자주식회사

Inventor： 주기봉 ,  류재분 ,  지일식 ,  한희

IPC: G01R31/28

CPC classification number: G11C29/48

Abstract: 본 발명은 검사장치에서 공급할 수 있는 클록신호의 최대 주파수보다 더 빠른 동작 사이클 시간을 갖는 반도체 메모리 소자를 검사하는 검사방법에 관한 것으로서, 검사장치의 행번지와 열번지로 사용되던 범용 클록신호를 변조하여 소자의 동작 사이클 시간을 충족할 수 있는 CAS/ 신호를 공급하고, 기존의 CAS/ 신호로 사용되던 범용 클록과 기존에 열 번지의 인식에 사용되던 멀티신호를 변조하여 XY-나 Y- 형식을 갖는 번지신호를 공급함으로써 저속의 검사장치를 고속 메모리 소자의 검사에 활용할 수 있게 하여 설비투자를 줄이고 생산성을 향상시키는 효과가 있다.