公开(公告)号：KR1020160132173A

公开(公告)日：2016-11-17

申请号：KR1020150063252

申请日：2015-05-06

Applicant: 삼성전자주식회사

Inventor： 이재환 ,  김상수 ,  홍상혁 ,  하승모

IPC: H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/0847

Abstract: 본발명은반도체소자의제조방법에관한것으로, 기판으로부터돌출된활성패턴을형성하는것, 상기활성패턴을가로지르는희생게이트패턴을형성하는것, 상기활성패턴과상기희생게이트패턴사이에라이너막을형성하는것, 상기희생게이트패턴의양 측의상기활성패턴상에소스/드레인영역들을형성하는것, 상기소스/드레인영역들을덮으며, 상기희생게이트패턴의상면보다낮은상면을갖는층간절연막을형성하는것, 상기층간절연막상에상기희생게이트패턴을노출하는캡핑절연패턴들을형성하는것, 및상기캡핑절연패턴들을식각마스크로이용하는식각공정으로상기희생게이트패턴및 상기라이너막을제거하여, 상기활성패턴을노출하는갭 영역을형성하는것을포함하는반도체소자의제조방법이제공된다.

Abstract translation: 制造半导体器件的方法包括形成从衬底突出的有源图案，在有源图案上形成衬垫层，在衬垫层上形成牺牲栅极图案并与有源图案交叉，在活性图案上形成源极/漏极区域 在牺牲栅极图案的两侧形成层间绝缘层以覆盖源极/漏极区域，在层间绝缘层上形成覆盖绝缘图案以暴露牺牲栅极图案，以及通过以下步骤去除牺牲栅极图案和衬底层： 使用封盖绝缘图案作为蚀刻掩模的蚀刻工艺来形成暴露活性图案的间隙区域。 活性图案包括晶格常数大于衬底的晶格常数的材料，并且封盖绝缘图案包括相对于衬垫层具有蚀刻选择性的材料。

公开(公告)号：KR1020160123127A

公开(公告)日：2016-10-25

申请号：KR1020150053284

申请日：2015-04-15

Applicant: 삼성전자주식회사

Inventor： 문승진 ,  강동훈 ,  김우람 ,  김철 ,  이동석 ,  최용준 ,  하승모 ,  김도형

IPC: H01L21/027 ,  H01L21/033 ,  H01L23/544

CPC classification number: H01L21/823431 ,  H01L21/3086 ,  H01L23/544 ,  H01L2223/54426 ,  H01L2223/54453

Abstract: 상기반도체장치제조방법은제1 영역및 제2 영역을포함하는기판상에, 마스크층과, 제1 희생층을순차적으로형성하고, 상기제1 영역의상기제1 희생층상에맨드릴패턴과, 상기제2 영역의상기제1 희생층상에제1 마크(mark) 생성층을동시에형성하고, 상기제1 마크생성층상에, 상부키 패턴(key pattern)을형성하고, 상기상부키 패턴을마스크로이용하여, 상기제1 마크생성층의적어도일부를제거하여, 제1 마크생성패턴을형성하고, 상기맨드릴패턴을마스크로이용하여, 상기제1 영역의상기제1 희생층을식각하여, 제1 맨드릴을형성하고, 상기제1 마크생성패턴을이용하여, 상기제2 영역의상기제1 희생층을식각하여, 하부키 패턴을형성하고, 상기제1 맨드릴의측벽상에제1 스페이서와, 상기하부키 패턴의측벽상에제1 키스페이서(key spacer)를형성하고, 상기제1 스페이서를이용하여, 상기마스크층 및상기기판의일부를식각하여, 상기제1 영역에제1 핀형패턴을형성하고, 상기하부키 패턴및 상기제1 키스페이서를이용하여, 상기제2 영역에트렌치키를형성하는것을포함한다.

Abstract translation: 制造半导体器件的方法可以包括在包括第一区域和第二区域的衬底上形成牺牲层，在第二区域的牺牲层上形成第一图案，在第一区域的牺牲层上形成第二图案 在所述第二图案的相对的侧壁上形成第一上隔片，去除所述第二图案，使用所述第一上间隔件蚀刻所述第一区域的所述第一牺牲层作为蚀刻掩模以形成第三图案，蚀刻所述第二图案的所述第一牺牲层 区域，使用第一图案作为蚀刻掩模以形成第四图案，在第三图案的任一侧形成第一下隔片，在第四图案的相对的侧壁上形成第二间隔物，去除第三图案和第四图案，并蚀刻 使用第一下隔板和第二间隔件作为蚀刻掩模。

公开(公告)号：KR1020170016107A

公开(公告)日：2017-02-13

申请号：KR1020150109463

申请日：2015-08-03

Applicant: 삼성전자주식회사

Inventor： 김철 ,  강동훈 ,  김도형 ,  문승진 ,  최용준 ,  하승모

IPC: H01L21/027 ,  H01L21/265 ,  H01L21/3065 ,  H01L21/02 ,  H01L21/033

CPC classification number: H01L21/823431 ,  H01L21/02115 ,  H01L21/02271 ,  H01L21/02321 ,  H01L21/02323 ,  H01L21/0234 ,  H01L21/0273 ,  H01L21/0275 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/3105 ,  H01L21/31058 ,  H01L21/31155 ,  H01L29/66795

Abstract: 반도체장치제조방법이제공된다. 상기반도체장치제조방법은복합막을형성하고, 상기복합막상에러프(rough) 패턴을형성하고, 상기러프패턴에이온주입(ion implant) 및플라즈마처리(plasma treatment)를하여스무드(smooth) 패턴을형성하고, 상기스무드패턴을마스크로상기복합막을패터닝하는것을포함한다.

Abstract translation: 制造半导体器件的方法包括在复合膜上形成复合膜，形成粗糙图案，通过使粗糙图案经受离子注入和等离子体处理形成平滑图案，并使用平滑图案将复合膜图案化为第一 面具。

公开(公告)号：KR1020160122475A

公开(公告)日：2016-10-24

申请号：KR1020150052408

申请日：2015-04-14

Applicant: 삼성전자주식회사

Inventor： 이정한 ,  이재환 ,  김상수 ,  최환욱 ,  이태종 ,  하승모

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/0657 ,  H01L21/823431 ,  H01L21/823468 ,  H01L27/0886

Abstract: 반도체장치는기판상에형성된소자분리막에의해정의되며각각제1 방향으로연장된복수개의액티브핀들(active fins), 액티브핀들및 소자분리막상에제1 방향과교차하는제2 방향으로연장된게이트구조물, 및게이트구조물의측벽을커버하는게이트스페이서구조물을포함한다. 소자분리막상에형성된게이트구조물의제1 부분의측벽은기판의상면에대해제1 기울기를갖는제1 영역, 기판상면으로부터높이가증가함에따라제1 기울기보다작은값으로부터점차증가하는제2 기울기를갖는제2 영역, 및제2 기울기보다큰 제3 기울기를갖는다.

Abstract translation: 半导体器件包括由衬底上的隔离层限定的多个有源散热片，活性散热片上的栅极结构和隔离层，以及覆盖栅极结构的侧壁的栅极间隔结构。 栅极结构的侧壁分别包括具有第一，第二和第三斜率的第一，第二和第三区域。 第二斜坡从底部向第二区域的顶部增加。 第二斜坡在第二区域的底部具有小于第一斜坡的值。 第三斜率大于第二斜率。

公开(公告)号：KR1020160126573A

公开(公告)日：2016-11-02

申请号：KR1020150057802

申请日：2015-04-24

Applicant: 삼성전자주식회사

Inventor： 최용준 ,  권태용 ,  미르코칸토로 ,  양창재 ,  강동훈 ,  김우람 ,  김철 ,  문승진 ,  하승모 ,  김도형 ,  김성주 ,  유소라 ,  홍웅기

IPC: H01L29/78 ,  H01L21/8238

CPC classification number: H01L27/0924 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/785

Abstract: PMOS의채널층과 NMOS의채널층에서로다른물질을사용함으로써, 트랜지스터의동작성능이개선된반도체장치를제공하는것이다. 상기반도체장치는제1 영역및 제2 영역을포함하는화합물반도체층, 상기제1 영역의상기화합물반도체층으로부터돌출되는제1 핀형패턴, 및상기제2 영역의상기화합물반도체층으로부터돌출되고, 상기제1 핀형패턴과다른물질을포함하는제2 핀형패턴으로, 상기제2 핀형패턴의폭은상기제1 핀형패턴의폭보다작은제2 핀형패턴을포함한다.

Abstract translation: 半导体器件包括化合物半导体层，其中化合物半导体层在分开的区域中包括单独的鳍状图案。 单独的翅片图案可以包括不同的材料。 单独的翅片图案可以包括不同的尺寸，包括鳍片图案的一个或多个部分的宽度和高度中的一个或多个。 单独的翅片图案可以包括上图案和下图案。 上部图案和下部图案可以包括不同的材料。 上部图案和下部图案可以包括不同的尺寸。 单独的区域可以包括NMOS或PMOS的单独区域。 半导体器件可以包括化合物半导体层上的栅电极。 单独的栅电极可以与分开的鳍片图案相交。

公开(公告)号：KR1020160142198A

公开(公告)日：2016-12-12

申请号：KR1020150078246

申请日：2015-06-02

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김명철 ,  이관흠 ,  김도형 ,  강동훈 ,  이진욱 ,  하승모

IPC: H01L29/78

CPC classification number: H01L27/1104 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823425 ,  H01L21/823431 ,  H01L27/0886 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/7848

Abstract: 스트레서를가지는반도체장치는채널영역과소스/드레인영역을포함하는핀 활성영역패턴, 상기핀 활성영역패턴을둘러싸는소자분리막, 상기채널영역상의게이트패턴및 상기소스/드레인영역상의스트레서를포함하고, 상기소자분리막의상면은상기채널영역의상면보다낮고, 상기소스/드레인영역의상면보다높다.

Abstract translation: 半导体器件包括衬底，衬底上的鳍状有源区域图案，包括上部区域和下部区域的鳍状主动区域图案，围绕鳍状物区域图案的器件隔离层图案，在上部区域上的栅极图案 翅片有源区域图案和在翅片有源区域图案的下部区域上的应力器，其中，器件隔离层图案的顶表面比上部区域的顶表面低，并且高于下部区域的顶表面 。