公开(公告)号：KR102236049B1

公开(公告)日：2021-04-05

申请号：KR1020140084463A

申请日：2014-07-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  오경석 ,  김철 ,  신헌종 ,  유종렬 ,  이현정 ,  정성훈

IPC: H01L29/78 ,  H01L21/316 ,  H01L21/336

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 기판으로부터 돌출되고, 일방향으로 연장된 하부 핀(fin), 상기 하부 핀 상에 형성된 산화막, 상기 산화막으로부터 돌출되고, 상기 하부 핀과 대응되는 위치 상에 상기 하부 핀과 이격되어 형성된 상부 핀, 및 상기 상부 핀 상에, 상기 상부 핀과 교차하는 방향으로 형성된 게이트 구조물을 포함하되, 상기 산화막은 Ge를 포함한다.

公开(公告)号：KR102251363B1

公开(公告)日：2021-05-14

申请号：KR1020140102418

申请日：2014-08-08

Applicant: 삼성전자주식회사

Inventor： 김철 ,  김동현 ,  김명철 ,  김대용 ,  김철성

IPC: H01L29/78 ,  H01L21/336

Abstract: 반도체소자및 이를제조하는방법을제공한다. 반도체소자는, 기판상에배치된핀형액티브패턴들과게이트전극들, 게이트전극양측벽에배치되는제1 스페이서및 제2 스페이서, 게이트전극양측에배치되는제1 및제2 불순물영역들, 제1 불순물영역과전기적으로연결되는콘택플러그및 콘택플러그를감싸며, 콘택플러그의상부면과동일한높이에상부면을갖는제3 스페이서를포함한다.

公开(公告)号：KR102236049B1

公开(公告)日：2021-04-05

申请号：KR1020140084463

申请日：2014-07-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  오경석 ,  김철 ,  신헌종 ,  유종렬 ,  이현정 ,  정성훈

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/316

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 기판으로부터돌출되고, 일방향으로연장된하부핀(fin), 상기하부핀 상에형성된산화막, 상기산화막으로부터돌출되고, 상기하부핀과대응되는위치상에상기하부핀과이격되어형성된상부핀, 및상기상부핀 상에, 상기상부핀과교차하는방향으로형성된게이트구조물을포함하되, 상기산화막은 Ge를포함한다.

公开(公告)号：KR102017611B1

公开(公告)日：2019-09-04

申请号：KR1020140040415

申请日：2014-04-04

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  구본영 ,  김진범 ,  김철 ,  이관흠 ,  이병찬 ,  정수진

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR1020170078964A

公开(公告)日：2017-07-10

申请号：KR1020150188778

申请日：2015-12-29

Applicant: 삼성전자주식회사

Inventor： 윤지언 ,  김철 ,  이상문 ,  이승렬

IPC: H01L21/768 ,  H01L21/02 ,  H01L21/20 ,  H01L29/43

CPC classification number: H01L21/02639 ,  H01L21/02381 ,  H01L21/02521 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/02598 ,  H01L21/02642 ,  H01L21/02647 ,  H01L21/0265 ,  H01L29/32

Abstract: 본발명의일 실시형태는, 기판과, 상기기판상에배치된결함트랩적층체와, 상기결함트랩적층체상에배치되며상기기판의결정과격자부정합을갖는반도체단결정을포함하며, 상기결함트랩적층체는, 상기기판상에배치되며, 적어도하나의제1 개구를구비한제1 유전체층과, 상기제1 유전체층상에배치되며, 상기제1 개구상에위치하고상기제1 개구의폭보다작은폭을갖는적어도하나의제2 개구를구비한제2 유전체층과, 상기제2 유전체층상에배치되며, 상기제2 개구상에위치하고상기제2 개구의폭보다큰 폭을갖는적어도하나의제3 개구를구비한제3 유전체층과, 상기제3 유전체층상에배치되며, 상기제3 개구상에위치하면서상기제2 개구와는중첩되지않고상기제3 개구의폭보다작은폭을갖는적어도하나의제4 개구를구비한제4 유전체층을포함하며, 상기반도체단결정은상기제1 내지제4 개구를통해서상기기판중 상기제1 개구에정의된영역까지연장된반도체단결정구조를제공할수 있다.

Abstract translation: 本发明的一个实施例是一种半导体器件，包括衬底，设置在所述衬底上的缺陷阱叠层以及设置在所述缺陷阱叠层上且具有所述衬底的晶体和晶格失配的半导体单晶， 一种筛网，包括：第一介质层，设置在所述基板上并具有至少一个第一开口;第二介质层，设置在所述第一介质层上并且具有小于所述第一开口的宽度的宽度， 第二电介质层，设置在第二电介质层上并具有位于第二孔上的至少一个第三孔，其宽度大于第二孔的宽度， 以及第三电介质层，其设置在所述第三电介质层上并且具有位于所述第三开口上且不与所述第二开口重叠且具有比所述第三开口的宽度小的宽度的至少一个第四开口， 并有一个致冷剂4介质层，其中半导体单晶银 可以提供从第一开口至第四开口延伸至基板的第一开口中限定的区域的半导体单晶结构。

公开(公告)号：KR1020170042064A

公开(公告)日：2017-04-18

申请号：KR1020150141523

申请日：2015-10-08

Applicant: 삼성전자주식회사

Inventor： 전용호 ,  김상수 ,  김철 ,  탁용석 ,  송명근 ,  박기관

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/423

CPC classification number: H01L21/76897 ,  H01L21/823425 ,  H01L21/823431 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/823864 ,  H01L21/823871 ,  H01L23/535 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7848

Abstract: 대체금속게이트전극의높이변화를경감시켜동작성능을향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는제1 핀형패턴; 상기제1 핀형패턴상에, 상기제1 핀형패턴과교차하고, 상부와하부를포함하는제1 게이트스페이서; 상기제1 핀형패턴상에, 상기제1 핀형패턴과교차하고, 상기제1 게이트스페이서와이격되는제2 게이트스페이서; 상기제1 게이트스페이서및 상기제2 게이트스페이서에의해정의되는제1 트렌치; 상기제1 트렌치의바닥면및 측벽을따라형성되는게이트절연막; 상기게이트절연막상에, 상기제1 트렌치의일부를채우는제1 게이트전극; 상기제1 게이트전극상에, 상기제1 트렌치를채우는제1 캡핑패턴; 및상기캡핑패턴의상면을덮는층간절연막을포함하고, 상기제1 게이트스페이서의상부의폭은상기제1 핀형패턴의상면으로부터멀어짐에따라감소하고, 상기제1 게이트스페이서의상부의외측벽은상기층간절연막과접한다.

Abstract translation: 并且提供一种能够减小替换金属栅电极的高度变化并改善操作性能的半导体器件。 该半导体器件包括：第一鳍片图案; 形成在所述第一销形图案，并与第一销形图案，包括上部和下部的第一栅极隔离物; 在所述第一鳍片图案上并且与所述第一鳍片图案相交并且与所述第一栅极间隔件间隔开的第二栅极间隔件; 由第一栅极隔离物和第二栅极隔离物限定的第一沟槽; 沿第一沟槽的底表面和侧壁形成的栅极绝缘膜; 在栅绝缘膜上的第一栅电极，第一栅电极填充第一沟槽的一部分; 在第一栅电极上的第一覆盖图案以填充第一沟槽; 和包含层间绝缘膜覆盖所述覆盖图案的上表面上，栅极隔离物的上部的宽度的第一上部外壁根据从所述第一销状图案的上表面的距离减小，并且所述第一栅极隔离件是夹层 并接触绝缘薄膜。

公开(公告)号：KR1020160126573A

公开(公告)日：2016-11-02

申请号：KR1020150057802

申请日：2015-04-24

Applicant: 삼성전자주식회사

Inventor： 최용준 ,  권태용 ,  미르코칸토로 ,  양창재 ,  강동훈 ,  김우람 ,  김철 ,  문승진 ,  하승모 ,  김도형 ,  김성주 ,  유소라 ,  홍웅기

IPC: H01L29/78 ,  H01L21/8238

CPC classification number: H01L27/0924 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/785

Abstract: PMOS의채널층과 NMOS의채널층에서로다른물질을사용함으로써, 트랜지스터의동작성능이개선된반도체장치를제공하는것이다. 상기반도체장치는제1 영역및 제2 영역을포함하는화합물반도체층, 상기제1 영역의상기화합물반도체층으로부터돌출되는제1 핀형패턴, 및상기제2 영역의상기화합물반도체층으로부터돌출되고, 상기제1 핀형패턴과다른물질을포함하는제2 핀형패턴으로, 상기제2 핀형패턴의폭은상기제1 핀형패턴의폭보다작은제2 핀형패턴을포함한다.

Abstract translation: 半导体器件包括化合物半导体层，其中化合物半导体层在分开的区域中包括单独的鳍状图案。 单独的翅片图案可以包括不同的材料。 单独的翅片图案可以包括不同的尺寸，包括鳍片图案的一个或多个部分的宽度和高度中的一个或多个。 单独的翅片图案可以包括上图案和下图案。 上部图案和下部图案可以包括不同的材料。 上部图案和下部图案可以包括不同的尺寸。 单独的区域可以包括NMOS或PMOS的单独区域。 半导体器件可以包括化合物半导体层上的栅电极。 单独的栅电极可以与分开的鳍片图案相交。

公开(公告)号：KR1020160091164A

公开(公告)日：2016-08-02

申请号：KR1020150011475

申请日：2015-01-23

Applicant: 삼성전자주식회사

Inventor： 이복영 ,  이유정 ,  강동훈 ,  김도형 ,  김철 ,  이인희 ,  한지은

IPC: H01L21/033 ,  H01L21/027

CPC classification number: H01L21/28132 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/66545 ,  H01L21/0337 ,  H01L21/0274

Abstract: 미세패턴형성방법에서, 제1 및제2 영역들을포함하는기판상에제1 식각대상막및 제1 마스크막을순차적으로형성한다. 제1 마스크막 상에제1 방향으로각각연장되는복수개의희생패턴들을제1 방향과교차하는제2 방향을따라형성한다. 각희생패턴들의양 측벽에스페이서들을형성한다. 희생패턴들을제거한후, 스페이서들을식각마스크로사용하여제1 마스크막을식각함으로써제1 마스크들을형성한다. 제2 영역상의각 제1 마스크들의양 측벽에제2 마스크들을형성하여각각이이들을포함하는제3 마스크들을정의한다. 제1 및제3 마스크들을식각마스크로사용하여제1 식각대상막을식각함으로써, 제1 영역상에각각제2 방향으로의제1 폭을갖는제1 패턴들을형성하고, 제2 영역상에각각제1 폭보다큰 제2 방향으로의제2 폭을갖는제2 패턴들을형성한다.

Abstract translation: 本发明的目的是提供一种用于形成具有不同宽度的区域的精细图案的方法，包括：在包括第一和第二区域的基板上顺序地形成第一蚀刻对象膜和第一掩模膜; 形成多个牺牲图案，其形成在所述第一掩模膜上并在与所述第一方向相交的第二方向上分别沿第一方向延伸; 在每个牺牲图案的两个侧壁上形成间隔物; 通过在去除牺牲图案之后通过使用间隔物作为蚀刻掩模来蚀刻第一掩模膜来形成第一掩模; 通过在所述第二区域上的每个第一掩模的两个侧壁上形成所述第二掩模来限定单独地包含第二掩模的第三掩模; 以及通过使用第一和第三掩模蚀刻第一蚀刻对象膜，在第二区域上形成具有在第二方向上的第一宽度的第一宽度和第二宽度比第二方向上的第一宽度宽的第二宽度的第二图案 作为蚀刻掩模。

公开(公告)号：KR1020160060956A

公开(公告)日：2016-05-31

申请号：KR1020140163217

申请日：2014-11-21

Applicant: 삼성전자주식회사

Inventor： 김철 ,  손영수 ,  신상호

IPC: G11C29/00 ,  G11C8/06

CPC classification number: G11C8/06 ,  G11C29/76 ,  G11C29/785 ,  H01L25/0657 ,  H01L2225/06506 ,  H01L2225/06527 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 메모리칩은외부장치와연결되는복수의입출력핀들을포함하는칩 입출력패드부및 상기칩 입출력패드부에공통으로연결되고동일한전체메모리용량을각각갖는복수의반도체다이(semiconductor die)들을포함한다. 상기반도체다이들의각각은, 상기칩 입출력패드부의입출력핀들과각각연결되는복수의입출력단자들을포함하는다이입출력패드부, 상기전체메모리용량의일부에해당하는활성화영역과상기전체메모리용량의나머지일부에해당하는비활성화영역을포함하는메모리영역및 상기비활성화영역을제외한상기활성화영역만을상기다이입출력패드부와연결하는변환블록을포함한다. 상기메모리칩은복수의불량반도체다이들을적층하여정상적인반도체다이의전체메모리용량과동일한용량을가지므로메모리칩, 이를포함하는메모리모듈및 메모리시스템의사이즈를증가시키지않으면서도생산성을향상시킬수 있다.

Abstract translation: 存储芯片包括：芯片I / O焊盘单元，其包括与外部设备连接的多个I / O引脚; 以及与芯片I / O焊盘单元共同连接并且各具有相同总体存储容量的多个半导体管芯。 每个半导体管芯包括：分别具有与芯片I / O焊盘单元的I / O引脚连接的多个I / O端子的管芯I / O焊盘单元; 存储区域，其包括对应于总体存储器容量的有效部分的有效区域和对应于总体存储器容量的其余部分的非活动区域; 以及仅将活动区域除非活动区域连接到管芯I / O焊盘单元的转换块。 由于存储器芯片是通过层叠多个有故障的半导体管芯而形成的，并且具有与普通半导体管芯的总体存储容量相同的容量，所以可以提高生产率而不增加存储器芯片的尺寸，包括存储器的存储器模块 芯片和存储系统。

公开(公告)号：KR1020160005488A

公开(公告)日：2016-01-15

申请号：KR1020140084463

申请日：2014-07-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  오경석 ,  김철 ,  신헌종 ,  유종렬 ,  이현정 ,  정성훈

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/316

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/42392 ,  H01L29/66795

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 기판으로부터돌출되고, 일방향으로연장된하부핀(fin), 상기하부핀 상에형성된산화막, 상기산화막으로부터돌출되고, 상기하부핀과대응되는위치상에상기하부핀과이격되어형성된상부핀, 및상기상부핀 상에, 상기상부핀과교차하는방향으로형성된게이트구조물을포함하되, 상기산화막은 Ge를포함한다.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括从基板突出并在一个方向上延伸的下翅片，形成在下翅片上的氧化物层，从所述氧化物层突出并在与所述下部引脚对应的位置上从所述下引脚分离的上翅片 下翅片，以及形成在上翅片上方与上销相交的方向的门结构。 氧化物层包括Ge。