公开(公告)号：KR1020070077669A

公开(公告)日：2007-07-27

申请号：KR1020060007376

申请日：2006-01-24

Applicant: 삼성전자주식회사

Inventor： 김우석 ,  원제형 ,  허노현 ,  한재현 ,  하태홍

IPC: H01L21/205 ,  H01L21/3065

CPC classification number: C23C16/45565 ,  C23C16/4401 ,  C23C16/4412 ,  C23C16/505 ,  C23C16/513

Abstract: A semiconductor manufacturing apparatus is provided to generate uniformly plasma and to prevent the generation of powder by supplying uniformly a process gas into a process chamber using an improved gas distributing plate. A semiconductor manufacturing apparatus includes a process chamber(110) for a wafer(W), a gas inlet line(120) for injecting a process gas into the process chamber, one or more gas distributing plates, a shower head, a table, and a gas exhaust line. The gas distributing plates(130) are used for distributing the process gas of the gas inlet line. The shower head(140) is used for supplying the distributed process gas into the process chamber. The table(150) is used for loading the wafer. The gas exhaust line(160) is used for exhausting the remaining process gas from the process chamber. The gas distributing plate is installed between the gas inlet line and the shower head. The gas distributing plate includes one or more predetermined screens capable of preventing the straightness of the process gas.

Abstract translation: 提供半导体制造装置以产生均匀的等离子体并且通过使用改进的气体分配板将处理气体均匀地供应到处理室来防止产生粉末。 半导体制造装置包括用于晶片（W）的处理室（110），用于将处理气体注入到处理室中的气体入口管线（120），一个或多个气体分配板，淋浴头，台面和 排气管线。 气体分配板（130）用于分配气体入口管线的工艺气体。 淋浴头（140）用于将分配的处理气体供应到处理室中。 工作台（150）用于装载晶片。 排气管线（160）用于从处理室排出剩余的处理气体。 气体分配板安装在气体入口管线和淋浴头之间。 气体分配板包括能够防止处理气体的直线性的一个或多个预定的筛网。

公开(公告)号：KR1020030085690A

公开(公告)日：2003-11-07

申请号：KR1020020023895

申请日：2002-05-01

Applicant: 삼성전자주식회사

Inventor： 하태홍

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to be capable of preventing deformation of void by filling a conductive layer into the void. CONSTITUTION: After forming the first interlayer dielectric(14) on a semiconductor substrate(10), a contact hole(C1) is formed by selectively etching the first interlayer dielectric. The resultant structure is polished to expose a void. A conductive layer(30) is filled into the exposed void. After forming the second interlayer dielectric(22) on the resultant structure, a contact hole(C3) is formed by selectively etching the second interlayer dielectric. Then, a conductive layer is filled into the contact hole(C3).

Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以能够通过将导电层填充到空隙中来防止空隙的变形。 构成：在半导体衬底（10）上形成第一层间电介质（14）之后，通过选择性蚀刻第一层间电介质形成接触孔（C1）。 所得结构被抛光以露出空隙。 将导电层（30）填充到暴露的空隙中。 在所得结构上形成第二层间电介质（22）之后，通过选择性蚀刻第二层间电介质形成接触孔（C3）。 然后，将导电层填充到接触孔（C3）中。

公开(公告)号：KR1020100088350A

公开(公告)日：2010-08-09

申请号：KR1020090007516

申请日：2009-01-30

Applicant: 삼성전자주식회사

Inventor： 하태홍 ,  이준범 ,  정성희

IPC: H01L21/336 ,  H01L21/22

CPC classification number: H01L29/6656 ,  H01L21/823425 ,  H01L27/1052 ,  H01L27/11536 ,  H01L29/6653 ,  H01L21/22

Abstract: PURPOSE: A manufacturing method of a semiconductor device is provided to improve a device property by implementing a very shallow junction area because an ion injection barrier does not exist during a first ion injection process. CONSTITUTION: A gate structure of a transistor is formed on a semiconductor substrate(101) equipped with a cell region and a peripheral circuit region. A offset spacer(123) of a first substance is formed on a gate structure. A first ion injection is executed by using the gate structure and an offset spacer as an ion injection mask. A dual spacer is formed by using a material layer(142) of a second substance which has mutual etching selectivity for a semiconductor substrate and a gate structure front surface and a material layer of a third material. A second ion injection process is executed in the peripheral circuit region by using the dual spacer.

Abstract translation: 目的：提供半导体器件的制造方法，通过实现非常浅的结面积来改善器件性能，因为在第一离子注入过程中不存在离子注入势垒。 构成：在配备有单元区域和外围电路区域的半导体基板（101）上形成晶体管的栅极结构。 第一物质的偏移间隔物（123）形成在栅极结构上。 通过使用栅极结构和偏移间隔物作为离子注入掩模来执行第一离子注入。 通过使用对半导体衬底和栅极结构前表面以及第三材料的材料层具有相互蚀刻选择性的第二物质的材料层（142）形成双间隔物。 通过使用双间隔器在外围电路区域中执行第二离子注入处理。

公开(公告)号：KR100604806B1

公开(公告)日：2006-07-28

申请号：KR1020000032391

申请日：2000-06-13

Applicant: 삼성전자주식회사

Inventor： 하태홍 ,  임훈

IPC: H01L21/316

Abstract: 본 발명은 듀얼 게이트 산화막 형성방법에 대한 것이다. 본 발명에 따른 듀얼 게이트 산화막 형성방법은 반도체 기판에 소자분리막을 형성하여 제1 및 제2활성영역을 정의하는 단계, 상기 제1 및 제2활성영역 상에 제1게이트 산화막을 형성하는 단계, 상기 제1게이트 산화막이 형성되어 있는 반도체 기판 전면에 제1게이트 도전막을 형성하는 단계, 상기 제1게이트 도전막 상에 질화막으로 된 CMP 정지막을 형성하는 단계, 상기 제2활성영역 상에 형성된 제1게이트 산화막, 그 위의 제1게이트 도전막 및 CMP 정지막을 제거하여 상기 제2활성영역을 노출시키는 개구를 형성하는 단계, 상기 노출된 제2활성영역 상에 상기 제1게이트 산화막과는 다른 두께로 제2게이트 산화막을 형성하는 단계, 상기 반도체 기판의 전면에 제2게이트 도전막을 형성하여 상기 개구의 내부를 매립하는 단계, 및 상기 CMP 정지막의 상면이 노출될 때까지 화학 기계적 연마 방법으로 상기 제2게이트 도전막을 제거하는 단계를 포함한다.

公开(公告)号：KR1020060085358A

公开(公告)日：2006-07-27

申请号：KR1020050006172

申请日：2005-01-24

Applicant: 삼성전자주식회사

Inventor： 홍형식 ,  채승기 ,  원제형 ,  금경수 ,  하태홍

IPC: H01L21/205

CPC classification number: C23C16/4586 ,  C23C16/06 ,  C23C16/45565 ,  C23C16/509 ,  C23C16/513

Abstract: 반도체 웨이퍼 상에 막을 형성하기 위한 막 형성 장치는 공정 챔버 내부에 상기 반도체 웨이퍼를 지지하기 위한 스테이지와 막 형성을 위해 상기 공정 챔버로 공급되는 반응 가스를 상기 반도체 웨이퍼 상으로 균일하게 공급하기 위한 샤워 헤드를 구비한다. 상기 반도체 웨이퍼 상에 형성되는 막의 종류에 따라 상기 샤워 헤드와 상기 반도체 웨이퍼 사이의 거리를 조절하기 위해 구동부는 상기 스테이지를 상승 및 하강시킨다. 상기 반도체 웨이퍼 상에 형성되는 막의 종류에 따라 온/오프 되도록 상기 공정 챔버와 연결되는 고주파 전원은 상기 반응 가스를 플라즈마 상태로 변환한다. 온도 조절부는 상기 스테이지의 온도를 조절한다.

公开(公告)号：KR1020070024865A

公开(公告)日：2007-03-08

申请号：KR1020050080429

申请日：2005-08-31

Applicant: 삼성전자주식회사

Inventor： 이선수 ,  하태홍 ,  이해문

IPC: H01L21/28

CPC classification number: H01L21/76864 ,  H01L21/2855 ,  H01L21/76871

Abstract: A method for forming a metal wire of a semiconductor apparatus are provided to simplify process and to save a manufacturing cost by performing a physical vapor deposition process at a higher temperature than a conventional process. A dielectric formed on a substrate(100) is partially etched to form a contact hole selectively exposing a surface of the substrate. An aluminium seed layer(110) is formed on the contact hole and the dielectric by a CVD(Chemical Vapor Deposition) process at a first temperature. An aluminium layer(112) is formed on the aluminium seed layer by a PVD(Physical Vapor Deposition) process at a second temperature higher than the first temperature to gap-fill the contact hole. The first temperature is 100‹C to 150‹C. The second temperature is 400‹C to 450‹C.

Abstract translation: 提供一种用于形成半导体装置的金属线的方法，以简化工艺并通过在比常规方法更高的温度下进行物理气相沉积工艺来节省制造成本。 部分蚀刻形成在基板（100）上的电介质，以形成选择性地暴露基板表面的接触孔。 在第一温度下通过CVD（化学气相沉积）工艺在接触孔和电介质上形成铝种子层（110）。 在高于第一温度的第二温度下通过PVD（物理气相沉积）工艺在铝籽晶层上形成铝层（112），以间隙填充接触孔。 第一温度为100℃至150℃。 第二温度为400℃至450℃。

公开(公告)号：KR1020060032001A

公开(公告)日：2006-04-14

申请号：KR1020040081002

申请日：2004-10-11

Applicant: 삼성전자주식회사

Inventor： 금경수 ,  우용규 ,  채승기 ,  양윤모 ,  홍형식 ,  김동식 ,  하태홍 ,  원제형

IPC: H01L21/304

CPC classification number: H01L21/67028 ,  B08B3/12

Abstract: 본 발명은 웨이퍼 클리닝 시스템에 관한 것으로, 구동장치를 구비한 진공척과; 상기 진공척에 척킹된 웨이퍼를 향해 이산화탄소를 분사하는 이산화탄소건과; 상기 이산화탄소건으로 이산화탄소를 제공하는 이산화탄소 응축기와; 상기 이산화탄소건에 의해 분사된 이산화탄소에 의해 웨이퍼에서 탈락되는 파티클을 외부로 배출시키는 배출기와; 상기 진공척에 척킹된 웨이퍼상의 파티클을 관찰하는 카메라와; 상기 카메라에 의해 관찰된 파티클의 사이즈를 판별하여 파티클의 스캔 속도를 조절하는 비전시스템을 포함하는 것을 특징으로 한다. 이에 의하면, 이산화탄소건, 비전시스템, 배출기, 웨이퍼 틸트 장치를 이용하여 임플란트 공정을 비롯한 반도체 제조 공정의 웨이퍼 손상으로 인한 실리콘 오염원을 효과적으로 제거할 수 있게 된다.

公开(公告)号：KR100517555B1

公开(公告)日：2005-09-28

申请号：KR1020030000072

申请日：2003-01-02

Applicant: 삼성전자주식회사

Inventor： 최정민 ,  하태홍

IPC: H01L21/24

CPC classification number: H01L21/823443 ,  H01L21/76224 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/665 ,  H01L29/6656

Abstract: 살리사이드층을 포함하는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막과, 활성영역 상에 형성된 게이트 패턴과, 게이트 패턴 양측의 활성영역 내에 형성된 소오스/드레인 영역을 포함한다. 게이트 패턴의 측벽에 측벽 스페이서가 형성되고, 소자분리막 상부와 소자분리막에 인접한 활성영역의 일부분 상에 블로킹절연막이 형성된다. 블로킹절연막과 측벽스페이서 사이의 소오스/드레인영역에 실리사이드층이 형성된다. 이 소자의 제조방법은 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하고, 활성영역 상에 게이트 패턴을 형성하고, 게이트 패턴 양측의 활성영역 내에 불순물을 주입하는 것을 포함한다. 반도체 기판 전면에 스페이서 절연막을 형성한다. 스페이서 절연막은 소자분리막으로부터 게이트 패턴으로 향할수록 두께가 얇아지는 영역을 갖도록 형성한다.

公开(公告)号：KR1020010111743A

公开(公告)日：2001-12-20

申请号：KR1020000032391

申请日：2000-06-13

Applicant: 삼성전자주식회사

Inventor： 하태홍 ,  임훈

IPC: H01L21/316

Abstract: 본 발명은 듀얼 게이트 산화막 형성방법에 대한 것이다. 본 발명에 따른 듀얼 게이트 산화막 형성방법은 반도체 기판에 소자분리막을 형성하여 제1 및 제2활성영역을 정의하는 단계, 상기 제1 및 제2활성영역 상에 제1게이트 산화막을 형성하는 단계, 상기 제1게이트 산화막이 형성되어 있는 반도체 기판 전면에 제1게이트 도전막을 형성하는 단계, 상기 제1게이트 도전막 상에 질화막으로 된 CMP 정지막을 형성하는 단계, 상기 제2활성영역 상에 형성된 제1게이트 산화막, 그 위의 제1게이트 도전막 및 CMP 정지막을 제거하여 상기 제2활성영역을 노출시키는 개구를 형성하는 단계, 상기 노출된 제2활성영역 상에 상기 제1게이트 산화막과는 다른 두께로 제2게이트 산화막을 형성하는 단계, 상기 반도체 기판의 전면에 제2게이트 도전막을 형성하여 상기 개구의 내부를 매립하는 단계, 및 상기 CMP 정지막의 상면이 노출 될 때까지 화학 기계적 연마 방법으로 상기 제2게이트 도전막을 제거하는 단계를 포함한다.

公开(公告)号：KR1020010084672A

公开(公告)日：2001-09-06

申请号：KR1020000009869

申请日：2000-02-28

Applicant: 삼성전자주식회사

Inventor： 김진호 ,  하태홍

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a self-aligned contact using a photoresist pattern is provided to prevent the generation of particles due to an excess of polymer and restrain a short-circuit between a self-aligned contact and a conductive layer of a gate pattern. CONSTITUTION: The first gate pattern(110) is formed by forming sequentially a gate insulating layer(102), a gate electrode(104), a silicide layer(106) and a capping layer(108) on a semiconductor substrate(100). An LDD(Lightly Dopped Drain) region is formed by implanting ions into the semiconductor substrate(100). The second gate pattern(120) is formed by forming a gate spacer(114) at both sides of the first gate pattern(110). A high density source/drain region(112) is formed on an active region of the semiconductor substrate(100) by using the second gate pattern(120) as an ion implantation mask. A photoresist layer is coated on the semiconductor substrate(100). A photoresist pattern is formed on a self-aligned contact formation region by performing a photo-lithography process and the development process. An interlayer dielectric(118) is formed on the semiconductor substrate(100). The semiconductor substrate(100) is flattened by performing a CMP(Chemical Mechanical Polishing) process. The photoresist pattern is removed. A barrier layer is formed thereon. A self-aligned contact(122) is formed by performing the CMP process or an etching back process.

Abstract translation: 目的：提供使用光致抗蚀剂图案形成自对准接触的方法，以防止由于聚合物过量而产生颗粒，并抑制自对准接触和栅极图案的导电层之间的短路。 构成：第一栅极图案（110）通过在半导体衬底（100）上依次形成栅极绝缘层（102），栅电极（104），硅化物层（106）和覆盖层（108）而形成。 通过将离子注入到半导体衬底（100）中形成LDD（轻掺杂漏极）区域。 第二栅极图案（120）通过在第一栅极图案（110）的两侧形成栅极间隔物（114）而形成。 通过使用第二栅极图案（120）作为离子注入掩模，在半导体衬底（100）的有源区上形成高密度源极/漏极区（112）。 光致抗蚀剂层被涂覆在半导体衬底（100）上。 通过进行光刻工艺和显影处理，在自对准的接触形成区域上形成光致抗蚀剂图案。 在半导体衬底（100）上形成层间电介质（118）。 通过进行CMP（化学机械抛光）工艺使半导体衬底（100）变平。 去除光致抗蚀剂图案。 在其上形成阻挡层。 通过执行CMP处理或回蚀刻工艺来形成自对准接触（122）。