公开(公告)号：KR1020120102449A

公开(公告)日：2012-09-18

申请号：KR1020110020621

申请日：2011-03-08

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  황민욱 ,  김현철

IPC: H01L27/108 ,  G11C5/04 ,  G11C5/06 ,  H01L21/768

CPC classification number: H01L21/76885 ,  G11C5/04 ,  G11C5/06 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/10808 ,  H01L27/10852 ,  H01L27/10855

Abstract: PURPOSE: A method for manufacturing a semiconductor memory device is provided to remove a cell open photo process to expose a buried contact layer in a cell array region by exposing the buried contact layer in the cell array region using an etching process. CONSTITUTION: A semiconductor substrate(110) with a bottom layer(120) is prepared. An insulation layer is formed on the bottom layer. A core/peri signal transmission conductive layer(140) is formed on the insulation layer of the core/peri region. A capping insulation layer is formed on the insulation layer and the core/peri signal transmission conductive layer. The capping insulation layer is etched to expose the bottom layer in the cell array region. A stopper layer(132) is formed on the front side of the core/peri region and the bottom layer. [Reference numerals] (AA) Cell region; (BB) Core/Peri region

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法，以通过使用蚀刻工艺暴露电池阵列区域中的掩埋接触层来去除电池开放光电工艺以暴露电池阵列区域中的埋入接触层。 构成：准备具有底层（120）的半导体衬底（110）。 在底层上形成绝缘层。 芯/周围信号传输导电层（140）形成在芯/周边区域的绝缘层上。 在绝缘层和芯/信号传输导电层上形成封盖绝缘层。 蚀刻绝缘层，露出电池阵列区域中的底层。 在芯/周边区域和底层的前侧形成有阻挡层（132）。 （附图标记）（AA）单元区域; （BB）核心/佩里地区

公开(公告)号：KR100351933B1

公开(公告)日：2002-09-12

申请号：KR1020000050108

申请日：2000-08-28

Applicant: 삼성전자주식회사

Inventor： 황민욱 ,  노준용

IPC: H01L21/28

Abstract: 반도체소자의 콘택 구조체 형성방법을 제공한다. 이 방법은 반도체기판 상에 불순물을 함유하는 층간절연막을 형성하고, 층간절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 패드 콘택홀을 형성한다. 패드 콘택홀 내에 도전성 패드를 형성하고, 도전성 패드가 형성된 결과물을 열산화시키어 도전성 패드의 상부면 및 도전성 패드 및 층간절연막 사이의 계면에 열산화막을 형성한다.

公开(公告)号：KR1019990016224A

公开(公告)日：1999-03-05

申请号：KR1019970038697

申请日：1997-08-13

Applicant: 삼성전자주식회사

Inventor： 황민욱

IPC: H01L21/28

Abstract: 본 발명은 반도체 기판 상에 복수의 제1 게이트 전극과 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극 및 제2 게이트 전극을 덮고, 상기 반도체 기판의 소오스/드레인 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성한다. 상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 반도체 기판의 소오스/드레인 영역과 접속하는 제1 비트라인과 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성한다. 상기 비트라인들을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성한다. 상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성한다. 상기 스토리지 노드를 덮도록 유전체막을 형성 후, 상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성한다. 상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 순차적으로 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성한다.

公开(公告)号：KR1019970054081A

公开(公告)日：1997-07-31

申请号：KR1019950059372

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 황민욱

IPC: H01L27/108

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 셀 커패시터의 유효면적을 증가시켜 셀커패시터의 용량을 증가시키며, 매몰 콘택홀을 동시에 형성하는 메모리 커패시터 및 그의 제조 방벙에 관한 것이다.
반도체 기판상에 서로 다른 게이트와그의 하부막 및 상부막과 전기적으로 절연시키는 절연막을 형성하고, 상기 절연막상에 제1폴리 실리콘막, 제1절연막을 차례로 형성한 다음, 상기의 제1절연막을 선택적으로 식각하고, 상기 제1절연막을 포함하는 제1폴리 실리콘막상에 상기의 패터닝 된 제1절연막을 형성하므로써, 고집적 반도체 장치의 콘핵 홀을 형성할 수 있고, 이에 따라 반도체 장치의 품질을 향상시키고, 반도체 장치으 수율을 향상시킬 수 있게 된다.

公开(公告)号：KR1019960036043A

公开(公告)日：1996-10-28

申请号：KR1019950007053

申请日：1995-03-30

Applicant: 삼성전자주식회사

Inventor： 황민욱

IPC: H01L27/04

Abstract: 다층 게이트 전극 구조를 갖는 모스 트랜지스터의 제조방법이 개시되어 있다. 본 발명은 게이트 전극을 형성하기 위한 사진공정시 다층 게이트 전극의 상부층인 실리사이드층의 표면단차에 의한 경사부에서 발생하는 난반사를 제거하기 위하여, 게이트 전극의 하부층인 폴리실리콘층을 평탄화한 후 그 위에 실리사이드층을 형성함으로써, 원하는 게이트 전극을 형성할 수 있는 모스 트랜지스터의 제조방법을 제공한다.

公开(公告)号：KR1019960011861B1

公开(公告)日：1996-09-03

申请号：KR1019930010568

申请日：1993-06-10

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  황민욱 ,  황창규

IPC: H01L21/76

CPC classification number: H01L21/76216 ,  H01L21/32 ,  Y10S148/117

Abstract: The method of isolating semiconductor device comprises the steps of : forming a buffer layer(24) on a semiconductor substrate(20); forming an oxidation-preventive pattern(26) having an open to reveal some of the buffer layer(24) and defining an isolation region on the buffer region(24); forming an undercutting region(27) by etching the revealed buffer layer(24) isotropically; forming an oxidation-preventive spacer(28) burying the undercutting region(27); forming a field oxide film(30) by oxidizing the exposed buffer layer(24) and the surface of the substrate.

Abstract translation: 隔离半导体器件的方法包括以下步骤：在半导体衬底（20）上形成缓冲层（24）; 形成具有开口的氧化 - 防止图案（26）以露出所述缓冲层（24）中的一些并且在所述缓冲区域（24）上限定隔离区域; 通过各向同性蚀刻所揭露的缓冲层（24）来形成底切区域（27）; 形成掩埋所述底切区域（27）的氧化防止间隔物（28）; 通过氧化暴露的缓冲层（24）和基板的表面来形成场氧化膜（30）。

公开(公告)号：KR101775430B1

公开(公告)日：2017-09-06

申请号：KR1020110020621

申请日：2011-03-08

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  황민욱 ,  김현철

IPC: H01L27/108 ,  G11C5/04 ,  G11C5/06 ,  H01L21/768

CPC classification number: H01L21/76885 ,  G11C5/04 ,  G11C5/06 ,  H01L27/10894 ,  H01L27/10897

Abstract: 반도체메모리소자제조방법이제공된다. 본발명의실시예는셀 어레이영역및 상기셀 어레이영역에인접하는코어/페리영역으로구분되며, 상기셀 어레이영역내에서셀 어레이신호전달도전층이형성되어있는하부층을포함하는반도체기판을준비하는단계; 상기하부층의전면에절연층을형성하는단계; 상기코어/페리영역의상기절연층상에상기셀 어레이신호전달도전층과전기적으로접속되는코어/페리신호전달도전층을형성하는단계; 상기절연층및 상기코어/페리신호전달도전층상에캡핑절연막을형성하는단계; 상기셀 어레이영역의상기하부층이노출되도록상기캡핑절연막을식각하는단계; 및상기하부층및 상기코어/페리영역의전면에스토퍼층(stopper layer)을형성하는단계;를포함하는반도체메모리소자의제조방법을제공한다.

Abstract translation: 提供了一种制造半导体存储器件的方法。 本发明的一个实施例提供了一种半导体衬底，该半导体衬底包括单元阵列区域和与单元阵列区域相邻的核心/渡轮区域，并且包括其中单元阵列信号传输导电层形成在单元阵列区域中的下层 步骤; 在下层的整个表面上形成绝缘层; 在核心/渡口区域的绝缘层上形成电连接到单元阵列信号传输导电层的核心/渡口信号传输导电层; 在绝缘层和芯/渡信号传输导电层上形成覆盖绝缘层; 蚀刻覆盖绝缘层以暴露单元阵列区域的下层; 并且在下层和核心/渡口区域的整个表面上形成阻挡层。

公开(公告)号：KR100583965B1

公开(公告)日：2006-05-26

申请号：KR1020040117868

申请日：2004-12-31

Applicant: 삼성전자주식회사

Inventor： 황민욱

IPC: H01L21/8242 ,  H01L27/105 ,  H01L21/28 ,  H01L21/3205

Abstract: 비트라인들 간의 기생 커패시턴스를 감소시킬 수 있는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 제공한다. 상기 반도체소자는 베리드 콘택 랜딩 패드들 및 다이렉트 콘택 랜딩 패드들을 구비한 반도체기판을 포함한다. 상기 반도체기판 상에 하부 층간절연막이 배치된다. 상기 하부 층간절연막 상에 상기 다이렉트 콘택 홀들을 채우는 복수개의 평행한 비트라인 패턴들이 배치된다. 상기 하부 층간절연막 및 상기 비트라인 패턴들을 콘포멀하게 덮는 보호막이 배치된다. 상기 보호막을 갖는 반도체기판을 덮는 상부 층간절연막이 배치된다. 상기 비트라인 패턴들 사이의 상기 상부 층간절연막 내에 상기 보호막 및 상기 하부 층간절연막을 통하여 상기 베리드 콘택 랜딩 패드들과 각각 접하도록 연장된 베리드 콘택 플러그들이 배치된다. 상기 비트라인 패턴들 사이 및 상기 베리드 콘택 플러그들 사이의 상기 상부 층간절연막 내에 형성된 보이드들을 포함한다.
베리드 콘택 플러그, 보호막, 비트라인, 층간절연막, 보이드, 불량한 스텝 커버리지(poor step coverage)

Abstract translation: 一种制造能够降低位线与由其制造的半导体器件之间的寄生电容的半导体器件的方法。 该半导体器件包括具有掩埋接触焊盘和直接接触焊盘的半导体衬底。 在半导体衬底上设置下层间绝缘膜。 多个平行位线图案形成在下层间绝缘膜上以填充直接接触孔。 并且设置构造上覆盖下层间绝缘膜和位线图案的保护膜。 设置覆盖具有保护膜的半导体基板的上层间绝缘膜。 并且通过保护膜和下层间绝缘膜与掩埋接触焊盘接触而延伸的掩埋接触塞设置在位线图案之间的上层间绝缘膜中。 并且在位线图案之间和掩埋接触插塞之间的上层间绝缘膜中形成空隙。

公开(公告)号：KR100170285B1

公开(公告)日：1999-03-30

申请号：KR1019950052730

申请日：1995-12-20

Applicant: 삼성전자주식회사

Inventor： 황민욱 ,  양흥모 ,  김재호 ,  최원택 ,  홍원철

IPC: H01L21/76

CPC classification number: H01L21/76216

Abstract: 본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로 특히, 누설 전류 특성과 리프레시 특정을 향상시키고 공정을 단순화 할 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
본 발명에 의해서 형성된 반도체 장치는 필드 산화막의 중간부분 아래의 반도체 기판 표면에만 국부적으로 채널 정지 불순물이 분포하게 하거나, 필드 산화막 형성 후에 1차로 저농도의 채널 정지 불순물을 주입하고 랜딩 패드(LANDING PAD)형성후 2차로 고농도의 채널정지 불순물을 주입하여 계단형(graded type)의 불순물 분포를 갖게하여 누설 전류 특성과 리프레시 특성을 향상시킬 수 있다
또 다른 본 발명에 의해서 형성된 반도체 장치는 셀 영역에 채널 정지 불순물을 주입하기 전 저저항 배선층을 패터닝하여 랜딩 패드를 형성할 때, 상기 셀 영역에 주입되는 채널 정지 불순물과 다른 형의 불순물을 필요로 하는 주변회로 영역 또는 셀 외의 주변회로 영역 전체에 저저항 배선층을 남겨 놓아 블로킹 층으로 이용함으로써 추가의 포토공정으로 인해 공정이 복잡해지는 것을 막을 수 있다.

公开(公告)号：KR100155839B1

公开(公告)日：1998-12-01

申请号：KR1019950019031

申请日：1995-06-30

Applicant: 삼성전자주식회사

Inventor： 황민욱 ,  이원성

IPC: H01L21/76

Abstract: 본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 반도체기판 상에 제1절연막 및 제2절연막을 차례로 적층하고 제2절연막을 패터닝하여 노출된 제1절연막부분에 소정의 두께로 산화막을 형성하는 단계; 상기 산화막을 등방성 식각 공정을 통하여 일부 제거하여 가운데 부분만 적정량 남기는 단계; 상기 산화막이 제거된 부분에 열산화법에 의하여 얇은 산화막을 형성하는 단계; 상기 결과물 상에 다결정실리콘을 증착하고, 이를 이방성 식각으로 일정량 오버 에치하여 상기 패터닝된 제2절연막의 측벽에 다결정 실리콘 스페이서를 형성하는 단계; 및 산화공정을 실시하여 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리 방법을 제공한다. 따라서 본 발명은 기판 이하 산화막 깊이를 더욱 깊게 가져가 소자 분리의 전기적 특성을 향상시키고, 버즈 빅(BIRD'S BEAK)을 제어하는 얇은 산화막의 두께를 후속 스페이서 에치(SPACER ETCH)시 영향을 받지 않고 적게 가져갈 수 있게 하는 데 그 장점이 있다.