公开(公告)号：KR20210034826A

公开(公告)日：2021-03-31

申请号：KR1020190116627A

申请日：2019-09-23

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 김태진 ,  전정훈 ,  이재열 ,  임현욱

IPC: H04L7/00 ,  H03K3/023 ,  H03K5/1534 ,  H04L7/04 ,  H04L25/02

CPC classification number: H04L7/0079 ,  H04L7/033 ,  H04L7/0025 ,  H03G3/3036 ,  H03K3/023 ,  H03K3/037 ,  H03K5/1534 ,  H04L25/0272 ,  H04L25/0292 ,  H04L25/14 ,  H04L25/49 ,  H04L25/4923 ,  H04L7/0087 ,  H04L7/042 ,  H03K19/20

Abstract: 신호 수신 장치, 신호 수신 장치의 클럭 복원 방법 및 캘리브레이션 방법 이 제공된다. 신호 수신 장치는, 단위 구간(unit interval)마다 서로 다른 신호 레벨을 갖는 제1 내지 제3 입력 신호를 제공받고, 제1 내지 제3 입력 신호 중, 제1 입력 신호와 제2 입력 신호의 차동 신호인 제1 차동 신호의 신호 레벨이 제1 기준 신호 레벨보다 큰지 비교하여 제1 비교 신호를 출력하고, 제1 차동 신호의 신호 레벨이 제1 기준 신호 레벨과 다른 제2 기준 신호 레벨보다 큰지 비교하여 제2 비교 신호를 출력하는 트랜지션(transition) 검출 장치, 및 제1 및 제2 비교 신호를 바탕으로 제1 내지 제3 입력 신호에 임베디드된(embedded) 클럭 신호를 복원하여 복원 클럭 신호를 출력하는 클럭 데이터 복원 장치를 포함한다.

公开(公告)号：KR102233446B1

公开(公告)日：2021-03-29

申请号：KR1020200019818A

申请日：2020-02-18

Applicant: 성균관대학교산학협력단

Inventor： 최재혁 ,  김동욱 ,  전정훈

IPC: H04N5/369 ,  H04N13/271

CPC classification number: H04N5/36965 ,  H04N13/271

Abstract: 본 발명은 가상의 4탭 픽셀 구조의 거리 측정 장치에 관한 것으로, 본 발명의 일 실시예에 따른 가상의 4탭 픽셀 구조의 거리 측정 장치는, 객체의 거리 측정을 위한 픽셀 어레이(Pixel array)의 제1 번째 로우 라인(Row line)에 대응하는 제1 각도의 델타 값을 델타 시그마(Delta sigma) 동작을 통해 산출하고, 제2 번째 로우 라인에 대응하는 제3 각도의 델타 값을 델타 시그마 동작을 산출하는 델타 시그마 회로, 상기 산출된 제1 번째 로우 라인에 대응하는 제1 각도의 델타 값을 저장하는 메모리, 및 상기 저장된 제1 번째 로우 라인에 대응하는 제1 각도의 델타 값과 상기 산출된 제2 번째 로우 라인에 대응하는 제3 각도의 델타 값을 사용하여 제1 번째 로우 라인에 대응하는 거리 정보를 연산하는 연산기를 포함한다.

公开(公告)号：KR1020120137204A

公开(公告)日：2012-12-20

申请号：KR1020110115363

申请日：2011-11-07

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 김현기 ,  권기원 ,  전정훈

IPC: H04B5/00 ,  G11C7/10 ,  G06K17/00

CPC classification number: H04B5/0075 ,  H01F38/14 ,  H03K17/56 ,  H03K19/018507

Abstract: PURPOSE: A semiconductor device is provided to reduce bit error ratio when using an inductive coupling method which uses an inductor with a coil between chips. CONSTITUTION: A transmission circuit(100) receives data and a clock signal. The transmission circuit is connected to a first coil. The transmission circuit flows a current through a first coil in response to the clock signal. A second coil(L2) is coupled with the first coil. A receiving circuit(200) is connected to the second coil. The receiving circuit receives the data from an induced voltage induced to the second coil. [Reference numerals] (100) Transmission circuit; (12) Output circuit; (14) Serialization circuit; (16,26) Reference clock generator; (18,28) Pulse generator; (200) Receiving circuit; (22) Input circuit; (24) Paralleling circuit

Abstract translation: 目的：提供一种半导体器件，以在使用电感耦合方法时减少误码率，该电感耦合方法在芯片之间使用线圈。 构成：发送电路（100）接收数据和时钟信号。 传输电路连接到第一线圈。 传输电路响应于时钟信号流过第一线圈的电流。 第二线圈（L2）与第一线圈耦合。 接收电路（200）连接到第二线圈。 接收电路从感应到第二线圈的感应电压接收数据。 （附图标记）（100）传输电路; （12）输出电路; （14）序列化电路; （16,26）参考时钟发生器; （18,28）脉冲发生器; （200）接收电路; （22）输入电路; （24）并联电路

公开(公告)号：KR102264159B1

公开(公告)日：2021-06-11

申请号：KR1020170071728

申请日：2017-06-08

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 김성하 ,  전정훈

IPC: H04L1/24 ,  G01R31/317

公开(公告)号：KR102076326B1

公开(公告)日：2020-02-12

申请号：KR1020130052590

申请日：2013-05-09

Applicant: 성균관대학교산학협력단 ,  삼성전자주식회사

Inventor： 배준한 ,  권기원 ,  김경호 ,  전정훈 ,  손영수 ,  김석

IPC: H03L7/087

公开(公告)号：KR1020160027870A

公开(公告)日：2016-03-10

申请号：KR1020140145274

申请日：2014-10-24

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 정영균 ,  전정훈 ,  이준희 ,  최원호

IPC: H04N5/378 ,  H04N5/225

CPC classification number: H04N5/3765 ,  H04N5/378 ,  H04N19/12 ,  H04N19/436

Abstract: 데이터인터페이스및 데이터전송방법이제공된다. 상기데이터인터페이스는, 제1 이미지데이터에포함된제1 비트와, 제2 이미지데이터에포함된제3 비트를포함하는제1 비트셋을생성하고, 상기제1 이미지데이터에포함되고상기제1 비트의상위비트인제2 비트와, 상기제2 이미지데이터에포함되고상기제3 비트의상위비트인제4 비트를포함하는제2 비트셋을생성하는포멧터(formater), 상기제1 비트셋을직렬화시키는제1 직렬화기, 상기제2 비트셋을직렬화시키는제2 직렬화기, 직렬화된상기제1 비트셋을제1 차동신호로변환하는제1 출력드라이버, 직렬화된상기제2 비트셋을제2 차동신호로변환하는제2 출력드라이버, 및상기포멧터, 상기제1 및제2 직렬화기, 상기제1 및제2 출력드라이버에전달되는복수의클럭신호를생성하는클럭생성기(clock generator)를포함한다.

Abstract translation: 本发明提供了数据接口和用于发送数据的方法。 数据接口包括：格式化器，用于产生包括第一图像数据中包括的第一位的第一位组和包含在第二图像数据中的第三位，并且产生包括第二位的第二位组 所述第一图像数据是所述第一比特的高位，所述第四比特包括在所述第二图像数据中，并且是所述第三比特的高位; 用于串行化第一位集合的第一个串行器; 用于串行化第二位集的第二串行器; 第一输出驱动器，用于将串行化的第一位集转换为第一差分信号; 第二输出驱动器，用于将串行化的第二位组转换为第二差分信号; 以及时钟发生器，用于产生发送到格式化器，第一和第二串行器以及第一和第二输出驱动器的多个时钟信号。

公开(公告)号：KR1020140133671A

公开(公告)日：2014-11-20

申请号：KR1020130052590

申请日：2013-05-09

Applicant: 성균관대학교산학협력단 ,  삼성전자주식회사

Inventor： 배준한 ,  권기원 ,  김경호 ,  전정훈 ,  손영수 ,  김석

IPC: H03L7/087

CPC classification number: H03L7/0891 ,  H03D13/004 ,  H03L7/081 ,  H03L7/085 ,  H03L7/087 ,  H03L7/0995 ,  H03L7/104 ,  H03L7/107 ,  H03L7/1072

Abstract: 위상 보간 에러를 방지할 수 있는 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법이 개시된다. 그러한 위상동기회로는, 위상 로테이팅 위상동기회로 동작을 수행하기 위해 루프 필터와 전압 제어 발진기를 공유하며 인에이블 신호에 응답하여 활성화되는 제1,2 아이덴티컬 루프들을 포함한다. 또한, 위상동기회로는, 디지털 코드로서 인가될 수 있는 코아스 신호의 천이에 응답하여 상기 제1,2 아이덴티컬 루프들로 상기 인에이블 신호를 제공하는 위상 주파수 검출 콘트롤러를 포함한다.

Abstract translation: 公开了一种防止相位插值误差的相位旋转锁相环，以及控制其运算的方法。 锁相环包括执行相位旋转相位操作的环路滤波器和共享通过响应于使能信号而激活的电压控制振荡器的第一和第二相同的回路。 此外，锁相环包括相位频率检测控制器，其响应可以施加到数字线的粗略信号的转变，并且将启用信号提供给第一和第二相同的环路。

公开(公告)号：KR101593873B1

公开(公告)日：2016-02-16

申请号：KR1020150021201

申请日：2015-02-11

Applicant: 성균관대학교산학협력단

Inventor： 전정훈 ,  김석 ,  진자훈

IPC: H03K19/0185 ,  H04L25/02

CPC classification number: H03K19/018507 ,  H04L25/0276

Abstract: 본발명의실시예들에따른전자회로장치는입력신호에기초하여생성한차동출력신호쌍을차동채널을통해전송하는저전압차동신호전송(LVDS) 송신기를포함하는전자회로장치이다. 저전압차동신호전송송신기는입력신호를입력받고각각서로상보적인파형들을가지는차동출력신호쌍을생성하여제1 및제2 출력단자들에서차동채널로출력하는차동출력드라이버와, 역시입력신호를입력받고각각서로상보적인파형들을가지는차동보상신호쌍을생성하여각각제1 및제2 AC(alternating current) 커플링커패시터들을거쳐제1 및제2 출력단자들에인가하는전류보상부를포함할수 있다.

Abstract translation: 根据本发明的实施例，电子电路装置具有低电压差分信号（LVDS）发射器，用于通过差分信道传输基于输入信号产生的一对差分输出信号。 LVDS发射机包括：差分输出驱动器，用于接收输入信号，产生具有互补波形的一对差分输出信号，并将一对差分输出信号输出到第一和第二输出端中的差分通道; 以及电流补偿单元，用于接收输入信号，产生具有互补波形的一对差分补偿信号，并且通过第一和第二交流（AC）耦合电容器将一对差分补偿信号施加到第一和第二输出端子 。

公开(公告)号：KR101309399B1

公开(公告)日：2013-09-17

申请号：KR1020110144872

申请日：2011-12-28

Applicant: 성균관대학교산학협력단

Inventor： 전정훈 ,  김석 ,  유승택 ,  권기원

IPC: G05F1/24 ,  G05F1/56

Abstract: 본 발명은 두 개의 밴드갭 코어를 이용하여 공급전압을 레귤레이팅하는 밴드갭 레퍼런스 회로에 관한 것으로서, 밴드갭 레퍼런스 전압회로에 있어서, 처음 스타트-업 시 공급전압(VDD)을 인가 받아 기준전압(Vref)를 생성하여 출력하는 제1 밴드갭 코어부; 공급전압(VDD)를 인가 받고, 상기 제1 밴드갭 코어부에서 출력된 제1 기준전압(Vref)을 인가 받아 레귤레이팅 전압(VDDL)을 생성하여 출력하는 레귤레이팅 회로부; 및 상기 레귤레이팅 회로부에서 출력된 레귤레이팅 전압(VDDL)을 인가 받아 밴드갭 기준전압(VBG)을 생성하여 출력하는 제2 밴드갭 코어부를 포함하고, 상기 제2 밴드갭 코어부에서 출력된 밴드갭 기준전압(VBG)은 상기 처음 스타트-업 이후 상기 레귤레이팅 회로부의 입력 기준전압으로 피트백되는 것을 특징으로 한다. 본 발명에 따르면 구동초기 후에도 스타트-업 실패가 발생하지 않고 언제나 정격의 밴드갭 기준전압을 출력할 수 있는 효과가 있다.

公开(公告)号：KR1020130076324A

公开(公告)日：2013-07-08

申请号：KR1020110144872

申请日：2011-12-28

Applicant: 성균관대학교산학협력단

Inventor： 전정훈 ,  김석 ,  유승택 ,  권기원

IPC: G05F1/24 ,  G05F1/56

CPC classification number: G05F1/465 ,  G11C5/146 ,  G11C11/4074

Abstract: PURPOSE: A bandgap reference circuit which regulates a supply voltage using two bandgap cores is provided to output a rated bandgap reference voltage anytime without generation of start-up failure after initial time of driving. CONSTITUTION: A first bandgap core part (210) outputs a reference voltage by receiving a supply voltage (VDD) during initial start-up. A regulating circuit part (240) is applied with the supply voltage, and generates and outputs a regulating voltage (VDDL) by receiving a first reference voltage outputted from the first bandgap core part. A second bandgap core part (220) outputs a bandgap reference voltage (VBG) by receiving the regulating voltage outputted from the regulating circuit part. The bandgap reference voltage is fed back to an input reference voltage of the regulating circuit part after the initial start-up.

Abstract translation: 目的：提供使用两个带隙磁芯调节电源电压的带隙参考电路，以便在初始驱动后不产生启动故障，随时输出额定带隙基准电压。 构成：第一带隙核心部分（210）通过在初始启动期间接收电源电压（VDD）来输出参考电压。 调节电路部分（240）施加电源电压，并通过接收从第一带隙芯部分输出的第一参考电压来产生并输出调节电压（VDDL）。 第二带隙核心部分（220）通过接收从调节电路部分输出的调节电压来输出带隙参考电压（VBG）。 在初始启动后，带隙参考电压被反馈到调节电路部分的输入参考电压。