公开(公告)号：WO2023022453A1

公开(公告)日：2023-02-23

申请号：PCT/KR2022/012138

申请日：2022-08-12

Applicant: 성균관대학교산학협력단

Inventor： 남갑진 ,  권기원 ,  최병덕

IPC: G01R19/165 ,  G01R31/26 ,  G01R19/00 ,  G01R31/3181 ,  H01L29/78

Abstract: 본 발명의 일 실시예에 따른 스위칭 전하 측정장치는 게이트 산화물을 포함하는 트랜지스터의 게이트에 미리 정해진 주파수의 전압 펄스를 인가하는 전압 인가부, 전압 펄스에 응답하여, 트랜지스터의 웰(well)과 상기 트랜지스터의 소스(source)의 사이 및 트랜지스터의 웰과 드레인(drain)사이 중 적어도 어느 하나의 평균 직류 전류를 측정하는 SMU(source measure unit) 및 측정된 평균 직류 전류를 기초로 스위칭 전하를 계산하는 프로세서를 포함하며, 게이트 산화물은 강유전체를 포함할 수 있다.

公开(公告)号：KR101545512B1

公开(公告)日：2015-08-24

申请号：KR1020120153450

申请日：2012-12-26

Applicant: 성균관대학교산학협력단

Inventor： 권기원 ,  백종민 ,  서동진

IPC: G11C13/00 ,  G11C16/34

CPC classification number: G11C13/0064 ,  G11C13/004 ,  G11C29/50008 ,  G11C2013/0054 ,  G11C2029/0409

Abstract: 본발명은반도체메모리장치, 검증독출방법및 시스템을개시하고있다. 반도체메모리장치는반도체메모리장치는복수의저항성메모리셀을포함하는메모리셀 어레이및 상기복수의저항성메모리셀의저항값상태를반영한적어도 2비트이상의디지털코드값에기초하여메모리셀의저항값상태를판별하도록제어하는제어블록을포함한다. 따라서, 디지털코드값의산포를분석하여메모리의데이터를구별함으로써현재메모리셀 어레이의특성을모니터링할수 있고, 신뢰성있는데이터의독출이가능하다.

公开(公告)号：KR1020140110332A

公开(公告)日：2014-09-17

申请号：KR1020130024491

申请日：2013-03-07

Applicant: 성균관대학교산학협력단

Inventor： 권기원

IPC: H04L25/40

CPC classification number: H04L25/40 ,  H03M1/124 ,  H04L7/0331

Abstract: A reception apparatus through a baud rate sampling of the present invention obtains transaction status information of a current point of received data by extracting the data by improving extraction sensitivity for a part of the received data, and restores the data by reading the data around the obtained transaction status information by reducing the extraction sensitivity for other parts of the received data based on the obtained transaction status information in the reception apparatus for restoring the data by executing the sampling around the baud rate which samples the data in the same speed as the data transmission speed. Therefore, the read of the reliable data is possible regardless of a relationship with the transaction point of the data in a sampling point when the baud rate ADC sampling is executed.

Abstract translation: 通过本发明的波特率采样的接收装置通过提高接收数据的一部分的提取灵敏度来提取数据，从而获得接收数据的当前点的交易状态信息，并通过读取所获得的数据周围的数据来恢复数据 交易状态信息，通过基于获取的用于恢复数据的交易状态信息的接收装置的交易状态信息，通过执行以与数据传输相同的速度对数据进行采样的波特率的采样来减小接收数据的其他部分的提取灵敏度 速度。 因此，当执行波特率ADC采样时，可以读取可靠数据而不管与采样点中的数据的交易点的关系如何。

公开(公告)号：KR101431215B1

公开(公告)日：2014-08-19

申请号：KR1020120139735

申请日：2012-12-04

Applicant: 성균관대학교산학협력단

Inventor： 권기원 ,  백종민 ,  서동진

IPC: G11C13/00 ,  G11C16/06

CPC classification number: G11C13/0033 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0004 ,  G11C13/0007 ,  G11C29/50008 ,  G11C29/52 ,  G11C2013/0092 ,  G11C2029/0409

Abstract: 본 발명은 반도체 메모리 장치, 리프레쉬 방법 및 시스템을 개시하고 있다. 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀에 대한 리프레쉬(refresh) 동작의 모드 및 스케줄 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함한다. 따라서, 저항성 메모리의 리프레쉬를 효율적으로 수행하여 성능 저하를 최소화하고, 디바이스의 수명 시간을 연장할 수 있다.

公开(公告)号：KR101416879B1

公开(公告)日：2014-08-07

申请号：KR1020080097786

申请日：2008-10-06

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 안승언 ,  권기원 ,  박재철 ,  박영수 ,  이명재

IPC: G11C16/34 ,  G11C16/08 ,  G11C16/10

CPC classification number: G11C8/06 ,  G06F12/0238 ,  G06F2212/7201 ,  G11C13/0069

Abstract: 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 통상적인 프로그래밍 동작에서는 비휘발성 메모리의 상태를 한쪽 방향으로만 천이시킨다.

公开(公告)号：KR101201116B1

公开(公告)日：2012-11-13

申请号：KR1020100079546

申请日：2010-08-17

Applicant: 성균관대학교산학협력단

Inventor： 전정훈 ,  권기원 ,  김석 ,  전재욱

IPC: H03L7/107 ,  H03L7/087

Abstract: 본 발명에 따른 동적 루프 대역을 갖는 위상고정루프는 기준신호와 출력신호 간의 위상차를 감지하여, 출력신호를 기준신호에 동기화시키기 위한 펄스를 생성하는 위상 주파수 비교기, 위상 주파수 비교기에서 생성된 펄스에 대응되게 루프 대역을 동적으로 조절하는 루프 대역 제어기, 루프 대역 제어기에서 조절된 루프 대역에 따라 업(up)전류 또는 다운(down)전류가 동적으로 출력되는 전하펌프 및 전하펌프의 전류를 기준으로 제어 전압을 변동하여 출력신호를 생성하는 전압 제어 발진기를 포함한다.
본 발명에 따른 위상고정루프는 위상 주파수 비교기에서 생성된 펄스에 대응되게 루프 대역을 조절하는 루프 대역 제어기를 갖고, 전하펌프에 공급되는 전류를 조절하여 효율적인 동기화가 수행된다.

公开(公告)号：KR1020110072278A

公开(公告)日：2011-06-29

申请号：KR1020090129136

申请日：2009-12-22

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 송이헌 ,  권기원 ,  박재철

IPC: H01L23/538

CPC classification number: H01L2924/0002 ,  H01L23/538 ,  H01L2924/00

Abstract: PURPOSE: An electronic device including an inductive coupling communication unit is provided to stably transmit and receive a signal with low power by reducing an eddy current. CONSTITUTION: A first silicon chip and a second silicon chip are successively laminated. A first inductor(112) is arranged on the first silicon chip. A second inductor(122) is arranged on the second silicon chip to correspond to the first inductor and is inductively coupled with the first inductor. A penetration hole(130) is formed on the second silicon chip and includes an inductive coupling communication unit to correspond to the first inductor. The penetration hole is formed in the second inductor. An insulator fills the penetration hole.

Abstract translation: 目的：提供一种包括电感耦合通信单元的电子设备，通过减少涡流来稳定地发送和接收具有低功率的信号。 构成：依次层叠第一硅芯片和第二硅芯片。 第一电感器（112）布置在第一硅芯片上。 第二电感器（122）布置在第二硅芯片上以对应于第一电感器并且与第一电感器感应耦合。 穿孔（130）形成在第二硅芯片上，并包括与第一电感相对应的电感耦合通信单元。 穿透孔形成在第二电感器中。 绝缘体填充穿透孔。

公开(公告)号：KR1020110032720A

公开(公告)日：2011-03-30

申请号：KR1020090090352

申请日：2009-09-24

Applicant: 성균관대학교산학협력단

Inventor： 권기원 ,  황혜원

IPC: G11C5/14 ,  G11C7/22

CPC classification number: H02M3/07 ,  G11C5/145

Abstract: PURPOSE: A charge pump circuit is provided to reduce power consumption by driving a charge pump with low power. CONSTITUTION: In a charge pump circuit, a charge pump circuit has a plurality of pumping stages. Each pumping stage comprises two inverters, two pump capacitors, and an electric charge recycle unit. Two inverters are cross-connected. The inverter unit is controlled by first and second clock signals. A second clock signal has a reversed phase to the first clock signal. The pump capacitor is connected between an input terminal and inverter units of the clock signal. The clock signals are provided to one end of the pump capacitors. The recycle unit is connected to the other end of the pump capacitors.

Abstract translation: 目的：提供电荷泵电路，通过驱动低功率的电荷泵来降低功耗。 构成：在电荷泵电路中，电荷泵电路具有多个泵送级。 每个泵送阶段包括两个逆变器，两个泵电容器和一个电荷循环单元。 两台逆变器交叉连接。 逆变器单元由第一和第二时钟信号控制。 第二时钟信号具有与第一时钟信号相反的相位。 泵电容器连接在时钟信号的输入端子和逆变器单元之间。 时钟信号提供给泵电容器的一端。 再循环单元连接到泵电容器的另一端。

公开(公告)号：KR100935936B1

公开(公告)日：2010-01-11

申请号：KR1020080047092

申请日：2008-05-21

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박재철 ,  권기원 ,  박영수 ,  이승훈 ,  안승언

IPC: G11C17/00 ,  H01L21/8239 ,  H01L23/12

Abstract: 본 발명은 적층 메모리 장치에 관한 것이다. 적층 메모리 장치에 있어서, 적층된 다수의 메모리층을 각각 포함하는 두 개 이상의 메모리부와 메모리부들 사이에 형성된 것으로, 디코더를 구비하는 적어도 하나의 능동회로부 포함하는 적층 메모리 장치를 제공한다.

公开(公告)号：KR1020090084236A

公开(公告)日：2009-08-05

申请号：KR1020080010291

申请日：2008-01-31

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박재철 ,  권기원 ,  김창정 ,  김상욱 ,  김선일

IPC: G11C7/00 ,  G11C8/10

CPC classification number: G11C5/025 ,  G11C8/10

Abstract: A memory chip array is provided to reduce the whole size by arranging a circuit related to column operation such as a sense amplifier and a column decoder. A memory chip array comprises a plurality of cell arrays(20) and a row decoder. The row decoder comprises a low select(22) and a pre-decoder(21), and the low select is formed in one-side of each cell array. A plurality of cell arrays are connected to pre-decoder in common, and the sense amplifier and the column decoder(23) are formed in the lower-part of each cell array.

Abstract translation: 提供存储器芯片阵列以通过布置与诸如读出放大器和列解码器的列操作相关的电路来减小整体尺寸。 存储芯片阵列包括多个单元阵列（20）和行解码器。 行解码器包括低选择（22）和预解码器（21），并且低选择形成在每个单元阵列的一侧。 多个单元阵列共同连接到预解码器，并且读出放大器和列解码器（23）形成在每个单元阵列的下部。