公开(公告)号：KR101334379B1

公开(公告)日：2013-11-29

申请号：KR1020120005253

申请日：2012-01-17

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

Abstract: 본 발명은 SHA, MDAC 및 flash ADC를 포함하는 ADC에 관한 것으로서, SHA 또는 MDAC의 입력단을 두 개의 채널인 X 채널과 Y 채널로 구성하고, 두 개의 채널은 증폭기를 공유하도록 하며, SHA에 X 채널의 샘플링 클록과 Y 채널의 샘플링 클록을 생성하는 SHA 샘플링 클록 발생기를 더 포함하고, SHA의 X 채널의 샘플링 클록과 Y 채널의 샘플링 클록을 SHA 샘플링 클록 발생기의 기준 클록의 폴링 에지(falling edge)에 동기시키는 것을 특징으로 하며, 외부에서 인가되는 아날로그 입력 신호를 샘플링할 때 균등한 간격으로 샘플링하지 못하는 샘플링 시간 부정합 문제를 해결하여 각 채널의 샘플링 클록이 동일한 간격으로 입력신호를 샘플링할 수 있다.

公开(公告)号：KR1020130084454A

公开(公告)日：2013-07-25

申请号：KR1020120005253

申请日：2012-01-17

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

CPC classification number: H03M1/1285 ,  H03M1/122 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/6309

Abstract: PURPOSE: A dual channel analog to digital converter (ADC) is provided to sample an input signal by using a sampling clock of each channel by solving a mismatching problem. CONSTITUTION: An ADC comprises an SHA (110), an MDAC (120-130), an SHA sampling clock generator, and a flash ADC (140-160). An input end of the SHA or the MDAC constructs an X channel and a Y channel. The X channel shares an amplifier with the Y channel. The SHA sampling clock generator generates the sampling clock of the X channel and the sampling clock of the Y channel. The sampling clock of the X channel and the sampling clock of the Y channel are synchronized with a falling edge of a reference clock. A delay control circuit controls the delay time of a reference clock synchronizing with the SHA sampling clock generating the SHA sampling clock generator used in a digital correction circuit.

Abstract translation: 目的：提供双通道模数转换器（ADC），通过解决不匹配问题，通过使用每个通道的采样时钟对输入信号进行采样。 构成：ADC包括SHA（110），MDAC（120-130），SHA采样时钟发生器和闪存ADC（140-160）。 SHA或MDAC的输入端构造X通道和Y通道。 X通道与Y通道共享放大器。 SHA采样时钟发生器产生X通道的采样时钟和Y通道的采样时钟。 X通道的采样时钟和Y通道的采样时钟与参考时钟的下降沿同步。 延迟控制电路控制与产生在数字校正电路中使用的SHA采样时钟发生器的SHA采样时钟同步的参考时钟的延迟时间。

公开(公告)号：KR101160961B1

公开(公告)日：2012-06-29

申请号：KR1020110038934

申请日：2011-04-26

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

CPC classification number: H03M1/122 ,  H03M1/002 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/62

Abstract: PURPOSE: An ADC(Analog to Digital Converter) sharing amplifiers between two channels is provided to additionally reduce the number of pre-amplifiers by 50% by applying an interpolation method to flash ADCs. CONSTITUTION: An ADC(Analog to Digital Converter) includes a SHA(Sample-and-Hold Amplifier)(110), a MDAC1(Multiplying Digital to Analog Converter)(120), a MDAC2(130), a FLASH1(140), a FLASH2(150), and a FLASH3(160). The ADC includes an on-chip reference current and voltage generator(170), a digital correction circuit(180) including a divider, and a clock generator(190). Input terminals of the SHA, the MDAC1, and the MDAC2 are composed of two channels. Two channels share only one amplifier. The FLASH1, the FLASH2, and the FLASH3 are composed of a pre-amplifier and a latch. The FLASH1, the FLASH2, and the FLASH3 reduce the number of pre-amplifiers by 50% to consecutively process signals outputted from the SHA, the MDAC1, and the MDAC2 by sharing one pre-amplifier having a DDA(Differential Difference Amplifier) structure.

Abstract translation: 目的：提供两个通道之间的ADC（模/数转换器）共享放大器，通过对闪存ADC应用内插方法，将前置放大器的数量额外减少50％。 组件：ADC（模数转换器）包括一个SHA（采样保持放大器）（110），一个MDAC1（乘法数模转换器）（120），一个MDAC2（130），一个FLASH1（140） FLASH2（150）和FLASH3（160）。 ADC包括片上参考电流和电压发生器（170），包括分频器的数字校正电路（180）和时钟发生器（190）。 SHA，MDAC1和MDAC2的输入端子由两个通道组成。 两个通道只共享一个放大器。 FLASH1，FLASH2和FLASH3由前置放大器和锁存器组成。 FLASH1，FLASH2和FLASH3通过共享一个具有DDA（差分放大器）结构的前置放大器，将前置放大器的数量减少了50％，以连续地处理从SHA，MDAC1和MDAC2输出的信号。